像素内存储单元、像素内数据存储方法以及像素阵列

摘要

公开了一种像素内存储单元及数据存储方法、以及像素阵列。所述像素内存储单元包括：数据输入电路，其被配置为在第一控制信号端的第一控制信号处于其有效电平时将数据线上的数据电压读取到第一数据锁存端和第二数据锁存端上；第一数据锁存电路，其被配置为保持所述第一数据锁存端的电平；第二数据锁存电路，其被配置为保持所述第二数据锁存端的电平；驱动控制电路，其被配置为使驱动节点的电平与所述第一数据锁存端的电平相反；以及驱动电路，其被配置为在所述驱动节点处于其有效电平时将第三电源电压端的第三电源电压输出至输出端并且在所述第二数据锁存端处于其有效电平时将第四电源电压端的第四电源电压输出至所述输出端。

权利要求

1.一种像素内存储单元，包括第一数据锁存电路、第二数据锁存电路和驱动电路，其特征在于：所述像素内存储单元还包括数据输入电路和驱动控制电路，其中，

所述数据输入电路连接到数据线(DATA)、第一控制信号端(S1)、第一数据锁存端(IN1)以及第二数据锁存端(IN2)，并且被配置为在第一控制信号端的第一控制信号处于其有效电平时将所述数据线上的数据电压(Vdata)读取到所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)上；

所述第一数据锁存电路连接到所述第一数据锁存端(IN1)，并且被配置为保持所述第一数据锁存端(IN1)的电平；

所述第二数据锁存电路连接到所述第二数据锁存端(IN2)，并且被配置为保持所述第二数据锁存端(IN2)的电平；

所述驱动控制电路连接到所述第一数据锁存端(IN1)以及驱动节点(M)，并且被配置为使所述驱动节点(M)的电平与所述第一数据锁存端(IN1)的电平相反；以及所述驱动电路连接到驱动节点(M)、所述第二数据锁存端(IN2)以及输出端(OUT)，并且被配置为在所述驱动节点(M)处于其有效电平时将第三电源电压端的第三电源电压输出至所述输出端(OUT)并且在所述第二数据锁存端(IN2)处于其有效电平时将第四电源电压端的第四电源电压输出至所述输出端(OUT)。

2.如权利要求1所述的像素内存储单元，其中，

所述第一数据锁存电路还连接到所述驱动节点(M)和第二控制信号端(S2)，并且被配置为在所述第二控制信号端(S2)处于其有效电平时使所述第一数据锁存端(IN1)的电平与所述驱动节点(M)的电平相反；以及所述第二数据锁存电路还连接到所述输出端(OUT)以及所述第二控制信号端(S2)，并且还被配置为在所述第二控制信号端(S2)处于其有效电平时使所述第二数据锁存端(IN2)的电平与所述输出端(OUT)的电平相反。

3.如权利要求2所述的像素内存储单元，其中，所述第一数据锁存电路包括：

第一保持晶体管(T10)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第一数据锁存端(IN1)、以及第二极连接第一节点(N)；

第一节点的第一控制晶体管(T8)，其栅极和第一极连接第一电源电压端，第二极连接所述第一节点(N)；以及第一节点的第二控制晶体管(T9)，其栅极连接所述驱动节点(M)、第一极连接所述第一节点(N)以及第二极连接第二电源电压端。

4.如权利要求3所述的像素内存储单元，其中，所述第二数据锁存电路包括：

第二保持晶体管(T5)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第二数据锁存端(IN2)、以及第二极连接第二节点(Q)；

第二节点的第一控制晶体管(T3)，其栅极和第一极连接第三电源电压端，第二极连接所述第二节点(Q)；

第二节点的第二控制晶体管(T4)，其栅极连接所述输出端(OUT)、第一极连接所述第二节点(Q)以及第二极连接第四电源电压端。

5.如权利要求3所述的像素内存储单元，其中，所述第二数据锁存电路还连接到所述第一节点(N)，并且所述第二数据锁存电路包括：第二保持晶体管(T5)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第二数据锁存端(IN2)、以及第二极连接第二节点(Q)；

第二节点的第一控制晶体管(T3)，其栅极连接所述第一节点(N)、第一极连接第三电源电压端，第二极连接所述第二节点(Q)；

第二节点的第二控制晶体管(T4)，其栅极连接所述输出端(OUT)、第一极连接所述第二节点(Q)以及第二极连接第四电源电压端。

6.如权利要求4或5所述的像素内存储单元，其中，所述数据输入电路包括：

第一输入晶体管(T11)，其栅极连接所述第一控制信号端(S1)、第一极连接所述数据线(DATA)、以及第二极连接所述第一数据锁存端(IN1)；以及第二输入晶体管(T12)，其栅极连接所述第一控制信号端(S1)、第一极连接所述数据线(DATA)、以及第二极连接所述第二数据锁存端(IN2)。

7.如权利要求6所述的像素内存储单元，其中，所述驱动控制电路包括：

第一驱动控制晶体管(T6)，其栅极和第一极连接第一电源电压端、以及第二极连接所述驱动节点(M)；以及第二驱动控制晶体管(T7)，其栅极连接所述第一数据锁存端(IN1)、第一极连接所述驱动节点(M)、以及第二极连接第二电源电压端。

8.如权利要求7所述的像素内存储单元，其中，所述驱动电路包括：

第一驱动晶体管(T1)，其栅极连接所述驱动节点(M)、第一极连接第三电源电压端、以及第二极连接所述输出端(OUT)；以及第二驱动晶体管(T2)，其栅极连接所述第二数据锁存端(IN2)、第一极连接所述输出端(OUT)、以及第二极连接第四电源电压端。

9.如权利要求8所述的像素内存储单元，其中，每个晶体管均为NMOS晶体管，所述驱动节点(M)的有效电平为高电平，所述第一电源电压端为第一高电源电压端(VDD)，所述第二电源电压端为第一低电源电压端(VSS)，所述第三电源电压端为第二高电源电压端(VDH)，所述第四电源电压端为第二低电源电压端(VDL)。

10.如权利要求8所述的像素内存储单元，其中，每个晶体管均为PMOS晶体管，所述驱动节点(M)的有效电平为低电平，所述第一电源电压端为第一低电源电压端(VSS)，所述第二电源电压端为第一高电源电压端(VDD)，所述第三电源电压端为第二低电源电压端(VDL)，所述第四电源电压端为第二高电源电压端(VDH)。

11.一种像素内数据存储方法，所述像素包括如权利要求2所述的像素内存储单元和液晶显示单元，所述数据存储方法包括：在第一时段，所述第一控制信号端(S1)的第一控制信号处于其有效电平，所述第二控制信号端(S2)的第二控制信号处于其无效电平，所述数据输入电路将所述数据线(DATA)上的数据电压(Vdata)读取到所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)上，所述驱动节点(M)的电平与所述第一数据锁存端(IN1)的电平相反，并且所述驱动电路的输出端(OUT)的电平与所述数据电压的电平相反；

在第二时段，所述第二控制信号端(S2)的第二控制信号处于其有效电平，所述第一控制信号端(S1)的第一控制信号处于其无效电平，所述数据输入电路将所述数据线(DATA)与所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)隔离，所述第一数据锁存电路保持所述第一数据锁存端(IN1)的电平，并且所述第二数据锁存电路保持所述第二数据锁存端(IN2)的电平，从而使得所述驱动电路的输出端(OUT)的电平保持不变。

12.一种像素阵列，每个像素包括如权利要求8或9所述的像素内存储单元和液晶显示单元。

说明书

像素内存储单元、像素内数据存储方法以及像素阵列

技术领域

[0001] 本发明涉及像素内数据电压的存储，并且更具体地涉及一种像素内存储单元、像素内数据存储方法以及像素阵列。

背景技术

[0002] 目前，随着智能穿戴、移动应用等技术的发展，对超低功耗液晶LCD显示技术的发展提出了更高要求。像素内存储单元(Memory in Pixel，MIP)显示技术作为一种新型低功耗LCD显示技术，由于具有无需改变LCD工艺、无需新型材料开发、结构简单、成本低等特点，具有广阔的发展前景。

[0003] 然而，目前的MIP显示技术基本为CMOS LTPS工艺，MIP显示技术中的像素内存储单元均由CMOS电路构成，这种工艺复杂且良率较低，大大增加了MIP显示技术产品成本，并且限制了MIP显示技术的工艺兼容和应用范围。

[0004] 因此，需要一种基于简单工艺的像素内存储单元及数据存储方法。

发明内容

[0005] 根据本发明一方面，提供了一种像素内存储单元，包括：数据输入电路，连接到数据线(DATA)、第一控制信号端(S1)、第一数据锁存端(IN1)以及第二数据锁存端(IN2)，并且被配置为在第一控制信号端的第一控制信号处于其有效电平时将所述数据线上的数据电压(Vdata)读取到所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)上；第一数据锁存电路，连接到所述第一数据锁存端(IN1)，并且被配置为保持所述第一数据锁存端(IN1)的电平；第二数据锁存电路，连接到所述第二数据锁存端(IN2)，并且被配置为保持所述第二数据锁存端(IN2)的电平；驱动控制电路，连接到所述第一数据锁存端(IN1)以及驱动节点(M)，并且被配置为使所述驱动节点(M)的电平与所述第一数据锁存端(IN1)的电平相反；以及驱动电路，连接到驱动节点(M)、所述第二数据锁存端(IN2)以及输出端(OUT)，并且被配置为在所述驱动节点(M)处于其有效电平时将第三电源电压端的第三电源电压输出至所述输出端(OUT)并且在所述第二数据锁存端(IN2)处于其有效电平时将第四电源电压端的第四电源电压输出至所述输出端(OUT)。

[0006] 根据本发明实施例，所述第一数据锁存电路还连接到所述驱动节点(M)和第二控制信号端(S2)，并且被配置为在所述第二控制信号端(S2)处于其有效电平时使所述第一数据锁存端(IN1)的电平与所述驱动节点(M)的电平相反；以及所述第二数据锁存电路还连接到所述输出端(OUT)以及所述第二控制信号端(S2)，并且还被配置为在所述第二控制信号端(S2)处于其有效电平时使所述第二数据锁存端(IN2)的电平与所述输出端(OUT)的电平相反。

[0007] 根据本发明实施例，所述第一数据锁存电路包括：第一保持晶体管(T10)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第一数据锁存端(IN1)、以及第二极连接第一节点(N)；第一节点的第一控制晶体管(T8)，其栅极和第一极连接第一电源电压端，第二极连接所述第一节点(N)；以及第一节点的第二控制晶体管(T9)，其栅极连接所述驱动节点(M)、第一极连接所述第一节点(N)以及第二极连接第二电源电压端。

[0008] 根据本发明实施例，所述第二数据锁存电路包括：第二保持晶体管(T5)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第二数据锁存端(IN2)、以及第二极连接第二节点(Q)；第二节点的第一控制晶体管(T3)，其栅极和第一极连接第三电源电压端，第二极连接所述第二节点(Q)；以及第二节点的第二控制晶体管(T4)，其栅极连接所述输出端(OUT)、第一极连接所述第二节点(Q)以及第二极连接第四电源电压端。

[0009] 根据本发明实施例，所述第二数据锁存电路还连接到所述第一节点(N)，并且所述第二数据锁存电路包括：第二保持晶体管(T5)，其栅极连接所述第二控制信号端(S2)、第一极连接所述第二数据锁存端(IN2)、以及第二极连接第二节点(Q)；第二节点的第一控制晶体管(T3)，其栅极连接所述第一节点(N)、第一极连接第三电源电压端，第二极连接所述第二节点(Q)；以及第二节点的第二控制晶体管(T4)，其栅极连接所述输出端(OUT)、第一极连接所述第二节点(Q)以及第二极连接第四电源电压端。

[0010] 根据本发明实施例，所述数据输入电路包括：第一输入晶体管(T11)，其栅极连接所述第一控制信号端(S1)、第一极连接所述数据线(DATA)、以及第二极连接所述第一数据锁存端(IN1)；以及第二输入晶体管(T12)，其栅极连接所述第一控制信号端(S1)、第一极连接所述数据线(DATA)、以及第二极连接所述第二数据锁存端(IN2)。

[0011] 根据本发明实施例，所述驱动控制电路包括：第一驱动控制晶体管(T6)，其栅极和第一极连接第一电源电压端、以及第二极连接所述驱动节点(M)；以及第二驱动控制晶体管(T7)，其栅极连接所述第一数据锁存端(IN1)、第一极连接所述驱动节点(M)、以及第二极连接第二电源电压端。

[0012] 根据本发明实施例，所述驱动电路包括：第一驱动晶体管(T1)，其栅极连接所述驱动节点(M)、第一极连接第三电源电压端、以及第二极连接所述输出端(OUT)；以及第二驱动晶体管(T2)，其栅极连接所述第二数据锁存端(IN2)、第一极连接所述输出端(OUT)、以及第二极连接第四电源电压端。

[0013] 根据本发明实施例，每个晶体管均为NMOS晶体管，所述驱动节点(M)的有效电平为高电平，所述第一电源电压端为第一高电源电压端(VDD)，所述第二电源电压端为第一低电源电压端(VSS)，所述第三电源电压端为第二高电源电压端(VDH)，所述第四电源电压端为第二低电源电压端(VDL)。

[0014] 根据本发明实施例，每个晶体管均为PMOS晶体管，所述驱动节点(M)的有效电平为低电平，所述第一电源电压端为第一低电源电压端(VSS)，所述第二电源电压端为第一高电源电压端(VDD)，所述第三电源电压端为第二低电源电压端(VDL)，所述第四电源电压端为第二高电源电压端(VDH)。

[0015] 根据本发明另一方面，提供了一种像素内数据存储方法，包括：在第一时段，所述第一控制信号端(S1)的第一控制信号处于其有效电平，所述第二控制信号端(S2)的第二控制信号处于其无效电平，所述数据输入电路将所述数据线(DATA)上的数据电压(Vdata)读取到所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)上，所述驱动节点(M)的电平与所述第一数据锁存端(IN1)的电平相反，并且所述驱动电路的输出端(OUT)的电平与所述数据电压的电平相反；在第二时段，所述第二控制信号端(S2)的第二控制信号处于其有效电平，所述第一控制信号端(S1)的第一控制信号处于其无效电平，所述数据输入电路将所述数据线(DATA)与所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)隔离，所述第一数据锁存电路保持所述第一数据锁存端(IN1)的电平，并且所述第二数据锁存电路保持所述第二数据锁存端(IN2)的电平，从而使得所述驱动电路的输出端(OUT)的电平保持不变。

[0016] 根据本发明实施例，在所述第一时段，所述数据电压为高电平，所述第一控制信号为有效电平，所述第二控制信号为无效电平，所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)为高电平，所述驱动节点(M)为低电平，所述驱动电路的输出端(OUT)为低电平；在所述第二时段，所述第一控制信号为无效电平，所述第二控制信号为有效电平，所述第一数据锁存电路保持所述第一数据锁存端(IN1)为高电平，所述第二数据锁存电路保持所述第二数据锁存端(IN2)为高电平，所述驱动电路的输出端(OUT)保持为低电平。

[0017] 根据本发明实施例，在所述第一时段，所述数据电压为低电平，所述第一控制信号为有效电平，所述第二控制信号为无效电平，所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)为低电平，所述驱动节点(M)为高电平，所述驱动电路的输出端(OUT)为高电平；在所述第二时段，所述第一控制信号为无效电平，所述第二控制信号为有效电平，所述第一数据锁存电路保持所述第一数据锁存端(IN1)为低电平，所述第二数据锁存电路保持所述第二数据锁存端(IN2)为低电平，所述驱动电路的输出端(OUT)保持为高电平。

[0018] 根据本发明实施例，在所述第一时段，所述第一控制信号为有效电平，所述第二控制信号为无效电平，所述数据电压为高电平，所述第一输入晶体管(T11)和所述第二输入晶体管(T12)导通使得所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)为高电平，所述第一驱动控制晶体管(T6)和所述第二驱动控制晶体管(T7)导通使得所述驱动节点(M)为低电平，所述第一驱动晶体管(T1)截止并且所述第二驱动晶体管(T2)导通使得所述驱动电路的输出端(OUT)为低电平，所述第一保持晶体管(T10)和第二保持晶体管(T5)截止；在所述第二时段，所述第一控制信号为无效电平，所述第二控制信号为有效电平，所述第一输入晶体管(T11)和所述第二输入晶体管(T12)截止，所述第一节点的第一控制晶体管(T8)导通并且所述第一节点的第二控制晶体管(T9)截止使得所述第一节点(N)为高电平，所述第一保持晶体管(T10)导通使得所述第一数据锁存端(IN1)的电平保持为高电平，所述第二节点的第一控制晶体管(T3)导通并且所述第二节点的第二控制晶体管(T4)截止使得所述第二节点(Q)为高电平，所述第二保持晶体管(T5)导通使得所述第二数据锁存端(IN2)的电平保持为高电平，所述第一驱动晶体管(T1)保持截止并且所述第二驱动晶体管(T2)保持导通使得所述驱动电路的输出端(OUT)保持为低电平。

[0019] 根据本发明实施例，在所述第一时段，所述第一控制信号为有效电平，所述第二控制信号为无效电平，所述数据电压为低电平，所述第一输入晶体管(T11)和所述第二输入晶体管(T12)导通使得所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)为低电平，所述第一驱动控制晶体管(T6)导通并且所述第二驱动控制晶体管(T7)截止使得所述驱动节点(M)为高电平，所述第一驱动晶体管(T1)导通并且所述第二驱动晶体管(T2)截止使得所述驱动电路的输出端(OUT)为高电平，所述第一保持晶体管(T10)和第二保持晶体管(T5)截止；在所述第二时段，所述第一控制信号为无效电平，所述第二控制信号为有效电平，所述第一输入晶体管(T11)和所述第二输入晶体管(T12)截止，所述第一节点的第一控制晶体管(T8)和所述第一节点的第二控制晶体管(T9)导通使得所述第一节点(N)为低电平，所述第一保持晶体管(T10)导通使得所述第一数据锁存端(IN1)的电平保持为低电平，所述第二节点的第一控制晶体管(T3)截止并且所述第二节点的第二控制晶体管(T4)导通使得所述第二节点(Q)为低电平，所述第二保持晶体管(T5)导通使得所述第二数据锁存端(IN1)的电平保持为低电平，所述第一驱动晶体管(T1)保持导通并且所述第二驱动晶体管(T2)保持截止使得所述驱动电路的输出端(OUT)保持为高电平。

[0020] 根据本发明实施例，在所述第一时段，所述第一控制信号为有效电平，所述第二控制信号为无效电平，所述数据电压为高电平，所述第一输入晶体管(T11)和所述第二输入晶体管(T12)导通使得所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)为高电平，所述第一驱动控制晶体管(T6)导通以及所述第二驱动控制晶体管(T7)截止使得所述驱动节点(M)为低电平，所述第一驱动晶体管(T1)导通并且所述第二驱动晶体管(T2)截止使得所述驱动电路的输出端(OUT)为低电平，所述第一保持晶体管(T10)和第二保持晶体管(T5)截止；在所述第二时段，所述第一控制信号为无效电平，所述第二控制信号为有效电平，所述第一输入晶体管(T11)和所述第二输入晶体管(T12)截止，所述第一节点的第一控制晶体管(T8)导通并且所述第一节点的第二控制晶体管(T9)导通使得所述第一节点(N)为高电平，所述第一保持晶体管(T10)导通使得所述第一数据锁存端(IN1)的电平保持为高电平，所述第二节点的第一控制晶体管(T3)截止并且所述第二节点的第二控制晶体管(T4)导通使得所述第二节点(Q)为高电平，所述第二保持晶体管(T5)导通使得所述第二数据锁存端(IN1)的电平保持为高电平，所述第一驱动晶体管(T1)保持导通并且所述第二驱动晶体管(T2)保持截止使得所述驱动电路的输出端(OUT)保持为低电平。

[0021] 根据本发明实施例，在所述第一时段，所述第一控制信号为有效电平，所述第二控制信号为无效电平，所述数据电压为低电平，所述第一输入晶体管(T11)和所述第二输入晶体管(T12)导通使得所述第一数据锁存端(IN1)和所述第二数据锁存端(IN2)为低电平，所述第一驱动控制晶体管(T6)和所述第二驱动控制晶体管(T7)导通使得所述驱动节点(M)为高电平，所述第一驱动晶体管(T1)截止并且所述第二驱动晶体管(T2)导通使得所述驱动电路的输出端(OUT)为高电平，所述第一保持晶体管(T10)和第二保持晶体管(T5)截止；在所述第二时段，所述第一控制信号为无效电平，所述第二控制信号为有效电平，所述第一输入晶体管(T11)和所述第二输入晶体管(T12)截止，所述第一节点的第一控制晶体管(T8)导通并且所述第一节点的第二控制晶体管(T9)截止使得所述第一节点(N)为低电平，所述第一保持晶体管(T10)导通使得所述第一数据锁存端(IN1)的电平保持为低电平，所述第二节点的第一控制晶体管(T3)导通并且所述第二节点的第二控制晶体管(T4)截止使得所述第二节点(Q)为低电平，所述第二保持晶体管(T5)导通使得所述第二数据锁存端(IN2)的电平保持为低电平，所述第一驱动晶体管(T1)保持截止并且所述第二驱动晶体管(T2)保持导通使得所述驱动电路的输出端(OUT)保持为高电平。

[0022] 根据本发明另一方面，提供了一种像素阵列，每个像素包括根据本发明实施例的像素内存储单元和液晶显示单元。

[0023] 根据本发明实施例的像素内存储单元及数据存储方法，通过利用第一数据锁存电路保持第一数据锁存端的电平并且利用第二数据锁存电路保持第二数据锁存端的电平，根据第一数据锁存端的电平控制驱动节点的电平，驱动节点的电平和第二数据锁存端的电平相反，然后根据驱动节点的电平和第二数据锁存端的电平在输出端输出高电源电压或低电源电压，由此可以实现黑白电压的存储，并由此实现MIP LCD的黑白显示。此外，通过采用单一类型的MOS晶体管MIP电路，可以应用单一MOS LTPS工艺还制造MIP像素，从而提高了产品良率并降低了生产成本。

[0024] 本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

[0025] 通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。

[0026] 图1为MIP像素电路的示意图；

[0027] 图2为由CMOS电路构成的像素内存储单元MIP的电路原理图；

[0028] 图3A为根据本发明实施例的像素内存储单元MIP的一种示意性框图；

[0029] 图3B为根据本发明实施例的像素内存储单元MIP的另一示意性框图；

[0030] 图3C为根据本发明实施例的像素内存储单元MIP的又一示意性框图；

[0031] 图4为根据本发明实施例的像素阵列的示意图；

[0032] 图5为根据本发明实施例的像素内数据存储方法的示意性流程图；

[0033] 图6A为根据本发明第一实施例的图3B所示的像素内存储单元MIP的电路原理图；

[0034] 图6B为根据本发明第一实施例的图3C所示的像素内存储单元MIP的电路原理图；

[0035] 图7为根据本发明实施例的像素内存储单元MIP的信号时序图；

[0036] 图8A和图8B为根据本发明第一实施例的图3C所示的像素内存储单元MIP在存储黑态数据情况下的电路操作原理图；

[0037] 图9A和图9B为根据本发明第一实施例的图3C所示的像素内存储单元MIP在存储白态数据情况下的电路操作原理图；

[0038] 图10A为根据本发明第二实施例的图3B所示的像素内存储单元MIP的电路原理图；以及

[0039] 图10B为根据本发明第二实施例的图3C所示的像素内存储单元MIP的电路原理图。

具体实施方式

[0040] 为了使得本发明实施例的目的、技术方案和优点更为明显，下面将参照附图详细描述本发明的示例实施例。显然，所描述的示例实施例仅仅是本发明的一部分实施例，而不是本发明的全部实施例，本领域技术人员在没有付出创造性劳动的情况下所得到的所有其它实施例都应落入本发明的保护范围之内。

[0041] 这里，需要注意的是，在附图中，将相同的附图标记赋予基本上具有相同或类似结构和功能的组成部分，并且将省略关于它们的重复描述。

[0042] 图1示出了传统的MIP像素电路的示意图。如图1所示，MIP像素电路包括存储单元、开关晶体管T、以及液晶显示单元LC，所述存储单元由锁存器构成。在开关晶体管T导通时，将数据电压Vdata输入到存储单元中，在开关晶体管T截止时，由存储单元保持数据电压Vdata，具体地保持施加到液晶显示单元LC的一端(即P点)的电压不变。

[0043] 图2示出了由CMOS电路构成的像素内存储单元MIP的电路原理图。

[0044] 如图2所示，MIP电路包括CMOS传输门M1、CMOS传输门M2、CMOS传输门M3、CMOS传输门M4、反相器INV1和反相器INV2。该MIP电路为1比特的存储单元，能够存储黑白电压，由此MIP像素可以实现黑白显示。

[0045] 在输入电压Vdata为高电平时，在控制信号S1为低电平且控制信号/S1为高电平时，CMOS传输门M1导通且CMOS传输门M2截止，此时，A点电平也为高电平并且B点电平为低电平，使得CMOS传输门M3导通且CMOS传输门M4截止，使得将电源电压VDH输出到输出端C点。然后，在控制信号S1变为低电平且控制信号/S1变为高电平时，CMOS传输门M1截止且CMOS传输门M2导通，由反相器INV1、反相器INV2和CMOS传输门M2构成保持电路，A点电平保持为高电平，并且保持将电源电压VDH输出到输出端C点。

[0046] 另一方面，在输入电压Vdata为低电平时，在控制信号S1为低电平且控制信号/S1为高电平时，CMOS传输门M1导通且CMOS传输门M2截止，此时，A点电平也为低电平并且B点电平为高电平，使得CMOS传输门M3 截止且CMOS传输门M4导通，使得将电源电压VDL输出到输出端C点。然后，在控制信号S1变为低电平且控制信号/S1变为高电平时，CMOS传输门M1截止且CMOS传输门M2导通，由反相器INV1、反相器INV2和CMOS传输门M2构成保持电路，A点电平保持为低电平，并且保持将电源电压VDL输出到输出端C点。

[0047] 对于常白模式的液晶显示器而言，在输入电压Vdata为高电平时，MIP像素显示黑态，而在输入电压Vdata为低电平时，MIP像素显示白态。

[0048] 图2所示的像素内存储单元MIP由CMOS电路构成，其基于CMOS LTPS工艺，工艺较复杂，良率较低。

[0049] 图3A为根据本发明实施例的像素内存储单元MIP的一种示意性框图。如图3A所示，所述像素内存储单元包括：数据输入电路310、第一数据锁存电路320、第二数据锁存电路330、驱动控制电路340以及驱动电路350。

[0050] 所述数据输入电路310连接到数据线Data、第一控制信号端S1、第一数据锁存端IN1以及第二数据锁存端IN2，并且被配置为在第一控制信号端S1的第一控制信号处于其有效电平时将所述数据线Data上的数据电压Vdata读取到所述第一数据锁存端IN1和所述第二数据锁存端IN2上。

[0051] 所述第一数据锁存电路320连接到所述第一数据锁存端IN1，并且被配置为保持所述第一数据锁存端IN1的电平。

[0052] 所述第二数据锁存电路330连接到所述第二数据锁存端IN2，并且被配置为保持所述第二数据锁存端IN2的电平。

[0053] 所述驱动控制电路340连接到所述第一数据锁存端IN1以及驱动节点M，并且被配置为使所述驱动节点M的电平与所述第一数据锁存端IN1的电平相反。

[0054] 所述驱动电路350连接到驱动节点M、所述第二数据锁存端IN2以及输出端OUT，并且被配置为在所述驱动节点M处于其有效电平时将第三电源电压端的第三电源电压输出至所述输出端OUT并且在所述第二数据锁存端IN2处于其有效电平时将第四电源电压端的第四电源电压输出至所述输出端OUT。

[0055] 图3B为根据本发明实施例的像素内存储单元MIP的另一种示意性框图。在图3A所示的像素内存储单元MIP的基础上，所述第一数据锁存电路320还连接到所述驱动节点M和第二控制信号端S2，并且被配置为在所述第二控制信号端S2处于其有效电平时使所述第一数据锁存端IN1的电平与所述驱动节点M的电平相反。此外，所述第二数据锁存电路330还连接到所述输出端OUT以及所述第二控制信号端S2，并且还被配置为在所述第二控制信号端S2处于其有效电平时使所述第二数据锁存端IN2的电平与所述输出端OUT的电平相反。

[0056] 图3C为根据本发明实施例的像素内存储单元MIP的又一示意性框图。在图3B所示的像素内存储单元的基础上，所述第一数据锁存电路320还连接到第一节点N，并且被配置为使所述第一节点N的电平与所述驱动节点M的电平相反。此外，所述第二数据锁存电路330还连接到所述第一节点N，并且还被配置为在所述第二控制信号端S2处于其有效电平时在所述第一节点N的控制下使所述第二数据锁存端IN2的电平与所述输出端OUT的电平相反。

[0057] 图4为根据本发明实施例的像素阵列的示意图，每个像素包括根据本发明实施例的像素内存储单元MIP和液晶显示单元LC。

[0058] 图5为根据本发明实施例的像素内数据存储方法的示意性流程图。

[0059] 在数据写入时段，所述第一控制信号端S1的第一控制信号处于其有效电平，所述第二控制信号端S2的第二控制信号处于其无效电平，所述数据输入电路310将所述数据线DATA上的数据电压Vdata读取到所述第一数据锁存端IN1和所述第二数据锁存端IN2上，所述驱动控制电路340使所述驱动节点M的电平与所述第一数据锁存端IN1的电平相反，并且所述驱动电路350的输出端OUT的电平与所述数据电压的电平相反。

[0060] 在数据保持时段，所述第二控制信号端S2的第二控制信号处于其有效电平，所述第一控制信号端S1的第一控制信号处于其无效电平，所述数据输入电路310将所述数据线DATA与所述第一数据锁存端IN1和所述第二数据锁存端IN2隔离，所述第一数据锁存电路310保持所述第一数据锁存端IN1的电平，并且所述第二数据锁存电路320保持所述第二数据锁存端IN2的电平，从而使得所述驱动电路350的输出端OUT的电平保持不变。

[0061] 根据本发明实施例，对于常白模式的液晶显示器，输入数据可以分为黑态数据和白态数据，例如，黑态数据为高电平，白态数据为低电平。

[0062] 在黑态数据写入时段，所述数据电压Vdata为高电平，所述第一控制信号为有效电平，所述第二控制信号为无效电平，所述第一数据锁存端IN1和所述第二数据锁存端IN2为高电平，所述驱动节点M为低电平，所述驱动电路的输出端OUT为低电平；在黑态数据保持时段，所述第一控制信号为无效电平，所述第二控制信号为有效电平，所述第一数据锁存电路保持所述第一数据锁存端IN1为高电平，所述第二数据锁存电路保持所述第二数据锁存端IN2为高电平，所述驱动电路的输出端OUT保持为低电平。

[0063] 在白态数据写入时段，所述数据电压Vdata为低电平，所述第一控制信号为有效电平，所述第二控制信号为无效电平，所述第一数据锁存端IN1和所述第二数据锁存端IN2为低电平，所述驱动节点M为高电平，所述驱动电路的输出端OUT为高电平；在白态数据保持时段，所述第一控制信号为无效电平，所述第二控制信号为有效电平，所述第一数据锁存电路保持所述第一数据锁存端IN1为低电平，所述第二数据锁存电路保持所述第二数据锁存端IN2为低电平，所述驱动电路的输出端OUT保持为高电平。

[0064] 根据本发明实施例的像素内存储单元MIP由单一类型的MOS晶体管构成，例如仅由NMOS晶体管构成、或者仅由PMOS晶体管构成。

[0065] 根据本发明第一实施例，像素内存储单元MIP由NMOS晶体管构成，根据本发明第二实施例，像素内存储单元MIP由PMOS晶体管构成。

[0066] 图6A为根据本发明第一实施例的图3B所示的像素内存储单元MIP的电路原理图。在本发明第一实施例中，第一控制信号和第二控制信号的有效电平为高电平，并且驱动节点M的有效电平也为高电平。

[0067] 如图6A所示，所述数据输入电路包括第一输入晶体管T11和第二输入晶体管T12。

[0068] 所述第一输入晶体管T11的栅极连接所述第一控制信号端S1，第一极连接所述数据线DATA，第二极连接所述第一数据锁存端IN1。第二输入晶体管T12的栅极连接所述第一控制信号端S1，第一极连接所述数据线DATA，第二极连接所述第二数据锁存端IN2。

[0069] 如图6A所示，所述第一数据锁存电路220包括第一保持晶体管T10、第一节点N的第一控制晶体管T8、以及第一节点的第二控制晶体管T9。

[0070] 所述第一保持晶体管T10的栅极连接所述第二控制信号端S2，第一极连接所述第一数据锁存端IN1，以及第二极连接所述第一节点N。

[0071] 所述第一节点N的第一控制晶体管T8的栅极和第一极连接第一电源电压端，第二极连接所述第一节点N。所述第一节点N的第二控制晶体管T9的极连接所述驱动节点M，第一极连接所述第一节点N，以及第二极连接第二电源电压端。

[0072] 如图6A所示，所述第二数据锁存电路330包括第二保持晶体管T5、第二节点Q的第一控制晶体管T3、以及第二节点Q的第二控制晶体管T4。

[0073] 所述第二保持晶体管T5的栅极连接所述第二控制信号端S2，第一极连接所述第二数据锁存端IN2，以及第二极连接所述第二节点Q。

[0074] 所述第二节点Q的第一控制晶体管T3的栅极和第一极连接第三电源电压端，第二极连接所述第二节点Q。

[0075] 所述第二节点Q的第二控制晶体管T4的栅极连接所述输出端OUT，一极连接所述第二节点Q，以及第二极连接第四电源电压端。

[0076] 如图6A所示，所述驱动控制电路340包括第一驱动控制晶体管T6和第二驱动控制晶体管T7。

[0077] 所述第一驱动控制晶体管T6的栅极和第一极连接第一电源电压端，以及第二极连接所述驱动节点M。

[0078] 所述第二驱动控制晶体管T7的栅极连接所述第一数据锁存端IN1，第一极连接所述驱动节点M，以及第二极连接第二电源电压端。

[0079] 如图6A所示，所述驱动电路包括第一驱动晶体管T1和第二驱动晶体管T2。

[0080] 所述第一驱动晶体管T1的栅极连接所述驱动节点M，第一极连接第三电源电压端，以及第二极连接所述输出端OUT。

[0081] 所述第二驱动晶体管T2的栅极连接所述第二数据锁存端IN2，第一极连接所述输出端OUT，以及第二极连接第四电源电压端。

[0082] 根据本发明第一实施例，每个晶体管均为NMOS晶体管，所述驱动节点M的有效电平为高电平，所述第一电源电压端为第一高电源电压端VDD，所述第二电源电压端为第一低电源电压端VSS，所述第三电源电压端为第二高电源电压端VDH，所述第四电源电压端为第二低电源电压端VDL。所述第一高电源电压端VDD提供的第一电源电压与所述第二高电源电压端VDH提供的第三电源电压可以相同或不同，所述第一低电源电压端VSS提供的第二电源电压和所述第二低电源电压端VDL提供的第四电源电压可以相同或不同。

[0083] 图6B为根据本发明第一实施例的图3C所示的像素内存储单元MIP的电路原理图。

[0084] 图6B所示的电路原理图与图6A所示的电路原理图的区别仅在于：所述第二数据锁存电路330中所述第二节点的第一控制晶体管T3的连接方式。在此省略图6B中与图6A中相同电路部分的描述。

[0085] 如图6B所示，所述第二数据锁存电路还连接到所述第一节点(N)。具体地，所述第二节点Q的第一控制晶体管T3的栅极连接所述第一节点N，第一极连接第三电源电压端，第二极连接所述第二节点Q。

[0086] 图7为根据本发明实施例的像素内存储单元MIP的信号时序图，图8A和图8B为根据本发明第一实施例的图3C所示的像素内存储单元MIP在存储黑态数据情况下的电路操作原理图，图9A和图9B为根据本发明第一实施例的图3C所示的像素内存储单元MIP在存储白态数据情况下的电路操作原理图。

[0087] 将结合图6B、图7、图8A－图8B以及图9A－图9B来具体地描述结合图5所示的像素内数据存储方法。

[0088] 如图8A所示，在黑态数据写入时段TT1，所述第一控制信号S1为有效电平(高电平)，所述第二控制信号为无效电平(低电平)，所述数据电压Vdata为高电平，所述第一输入晶体管T11和所述第二输入晶体管T12导通使得所述第一数据锁存端IN1和所述第二数据锁存端IN2为高电平，所述第一驱动控制晶体管T6和所述第二驱动控制晶体管T7导通使得所述驱动节点M为低电平，所述第一驱动晶体管T1截止并且所述第二驱动晶体管T2导通使得所述驱动电路的输出端OUT为低电平，所述第一保持晶体管T10和第二保持晶体管T5截止。

[0089] 如图8B所示，在黑态数据保持时段TT2，所述第一控制信号为无效电平(低电平)，所述第二控制信号为有效电平(高电平)，所述第一输入晶体管T11和所述第二输入晶体管T12截止，所述第一节点N的第一控制晶体管T8导通并且所述第一节点的第二控制晶体管T9截止使得所述第一节点N为高电平，所述第一保持晶体管T10导通使得所述第一数据锁存端IN1的电平保持为高电平，所述第二节点Q的第一控制晶体管T3导通并且所述第二节点Q的第二控制晶体管T4截止使得所述第二节点Q为高电平，所述第二保持晶体管T5导通使得所述第二数据锁存端IN2的电平保持为高电平，所述第一驱动晶体管T1保持截止并且所述第二驱动晶体管T2保持导通使得所述驱动电路的输出端OUT保持为低电平。

[0090] 根据本发明第一实施例，通过适当地设置所述第一驱动控制晶体管T6和所述第二驱动控制晶体管T7的沟道宽度和长度，可以使得在所述第一驱动控制晶体管T6和所述第二驱动控制晶体管T7均导通时所述第一驱动控制晶体管T6的通态阻抗远大于所述第二驱动控制晶体管T7的通态阻抗，从而使得所述驱动节点M的电平与所述第二电源电压端VSS的电平相同。

[0091] 如图9A所示，在白态数据写入时段TT3，所述第一控制信号为有效电平(高电平)，所述第二控制信号为无效电平(低电平)，所述数据电压Vdata为低电平，所述第一输入晶体管T11和所述第二输入晶体管T12导通使得所述第一数据锁存端IN1和所述第二数据锁存端IN2为低电平，所述第一驱动控制晶体管T6导通并且所述第二驱动控制晶体管T7截止使得所述驱动节点M为高电平，所述第一驱动晶体管T1导通并且所述第二驱动晶体管T2截止使得所述驱动电路的输出端OUT为高电平，所述第一保持晶体管T10和第二保持晶体管T5截止。

[0092] 如图9B所示，在白态数据保持时段TT4，所述第一控制信号为无效电平(低电平)，所述第二控制信号为有效电平(高电平)，所述第一输入晶体管T11和所述第二输入晶体管T12截止，所述第一节点N的第一控制晶体管T8和所述第一节点N的第二控制晶体管T9导通使得所述第一节点N为低电平，所述第一保持晶体管T10导通使得所述第一数据锁存端IN1的电平保持为低电平，所述第二节点的第一控制晶体管T3截止并且所述第二节点的第二控制晶体管T4导通使得所述第二节点Q为低电平，所述第二保持晶体管T5导通使得所述第二数据锁存端IN1的电平保持为低电平，所述第一驱动晶体管T1保持导通并且所述第二驱动晶体管T2保持截止使得所述驱动电路的输出端OUT保持为高电平。

[0093] 根据本发明第一实施例，通过适当地设置所述第一节点N的第一控制晶体管T8和所述第一节点N的第二控制晶体管T9的沟道宽度和长度，可以使得在所述第一节点N的第一控制晶体管T8和所述第一节点N的第二控制晶体管T9均导通时所述第一节点N的第一控制晶体管T8的通态阻抗远大于所述第一节点N的第二控制晶体管T9的通态阻抗，从而使得所述第一节点N的电平与所述第二电源电压端VSS的电平相同。

[0094] 根据本发明第一实施例，关于图6A所示的电路，在白态数据写入和保持时段，所述第二节点Q的第一控制晶体管T3和所述第二节点Q的第二控制晶体管T4均导通。通过适当地设置所述第二节点Q的第一控制晶体管T3和所述第二节点Q的第二控制晶体管T4的沟道宽度和长度，可以使得在所述第二节点Q的第一控制晶体管T3和所述第二节点Q的第二控制晶体管T4均导通时所述第二节点Q的第一控制晶体管T3的通态阻抗远大于所述第二节点Q的第二控制晶体管T4的通态阻抗，从而使得所述第二节点Q的电平与所述第四电源电压端VDL的电平相同。

[0095] 根据本发明第一实施例，应了解，所述黑态数据写入时段和所述黑态数据保持时段是连续的两个时段(即：第一时段和第二时段)，并且构成了完整的黑态数据写入和保持操作；所述白态数据写入时段和所述白态数据保持时段是连续的两个时段(即：第一时段和第二时段)，并且构成了完整的白态数据写入和保持操作。尽管图7中将白态数据写入和保持时段示出在黑态数据写入和保持时段之后，应了解本发明不限于此，可以连续地存在若干个黑态数据写入和保持时段，可以连续地存在若干个白态数据写入和保持时段，并且白态数据写入和保持时段也可以出现在黑态数据写入和保持时段之前。

[0096] 根据本发明第一实施例，黑态数据的数据电压为Vdd，白态数据的数据电压为Vss，第一电源电压端VDD的第一电源电压为Vdd，第二电源电压端VSS的第二电源电压为Vss。

[0097] 由于晶体管阈值电压和沟道电阻分压等影响，驱动节点M的实际工作高电压和工作低电压不等于Vdd和Vss而分别等于VMcc和VMee。这里，VMcc＝Vdd－Vth6，VMee＝(R7/(R6+R7))×(Vdd－Vss)+Vss，R7表示晶体管T7的导通电阻，R6表示晶体管T6的导通电阻，Vth6为晶体管T6的阈值电压。

[0098] 类似地，第一节点N的实际工作高电压和工作低电压不等于Vdd和Vss而分别等于VNcc和VNee。这里，VNcc＝Vdd－Vth8，VMee＝(R9(R8+R9))×(Vdd－Vss)+Vss，R9表示晶体管T9的导通电阻，R8表示晶体管T8的导通电阻，Vth8为晶体管T8的阈值电压。

[0099] 另一方面，第三电源电压端VDH的第三电源电压为Vdh，第四电源电压端VDL的第四电源电压为Vdl。

[0100] 为简化描述，可以假设根据本发明第一实施例的像素内存储单元MIP中的晶体管T8和晶体管T6的尺寸完全相同，晶体管T9和晶体管T7的尺寸完全相同，因此，R9＝R7，R8＝R6，Vth6＝Vth8，在此情况下，将VMcc和VNcc统称为Vcc，将VMee和VNee通称为Vee。

[0101] 对于白态数据写入和显示阶段，在驱动节点M的实际工作高电压Vcc与第三电源电压Vdh满足以下关系时，即在Vcc－Vdh>Vth1时，晶体管T1处于饱和导通状态，Vth1为晶体管T1的阈值电压。通过使得Vdh

[0102] 对于白态数据写入和显示阶段，在第一节点N的实际工作低电压Vee与与第二节点Q处的低电压Vdl满足以下关系时，即在Vee－Vdl(R7×Vdd+R6×Vss)/(R6+R7)-Vth3，可以保证根据本发明第一实施例的晶体管T3在白态数据写入和显示阶段处于截止状态，从而使得第二节点Q输出第四电源电压Vdl，进而使得第二数据锁存电路能够锁存第二数据锁存端IN2的电压。

[0103] 图10A为根据本发明第二实施例的图3B所示的像素内存储单元MIP的电路原理图。在本发明第二实施例中，第一控制信号和第二控制信号的有效电平为低电平，并且驱动节点M的有效电平也为低电平。

[0104] 如图10A所示，所述数据输入电路310包括第一输入晶体管T11和第二输入晶体管T12。

[0105] 所述第一输入晶体管T11的栅极连接所述第一控制信号端S1，第一极连接所述数据线DATA，第二极连接所述第一数据锁存端IN1。第二输入晶体管T12的栅极连接所述第一控制信号端S1，第一极连接所述数据线DATA，第二极连接所述第二数据锁存端IN2。

[0106] 如图10A所示，所述第一数据锁存电路320包括第一保持晶体管T10、第一节点N的第一控制晶体管T8、以及第一节点的第二控制晶体管T9。

[0107] 所述第一保持晶体管T10的栅极连接所述第二控制信号端S2，第一极连接所述第一数据锁存端IN1，以及第二极连接所述第一节点N。

[0108] 所述第一节点N的第一控制晶体管T8的栅极和第一极连接第一电源电压端，第二极连接所述第一节点N。所述第一节点N的第二控制晶体管T9的极连接所述驱动节点M，第一极连接所述第一节点N，以及第二极连接第二电源电压端。

[0109] 如图10A所示，所述第二数据锁存电路330包括第二保持晶体管T5、第二节点Q的第一控制晶体管T3、以及第二节点Q的第二控制晶体管T4。

[0110] 所述第二保持晶体管T5的栅极连接所述第二控制信号端S2，第一极连接所述第二数据锁存端IN2，以及第二极连接所述第二节点Q。

[0111] 所述第二节点Q的第一控制晶体管T3的栅极和第一极连接第三电源电压端，第二极连接所述第二节点Q。

[0112] 所述第二节点Q的第二控制晶体管T4的栅极连接所述输出端OUT，一极连接所述第二节点Q，以及第二极连接第四电源电压端。

[0113] 如图10A所示，所述驱动控制电路340包括第一驱动控制晶体管T6和第二驱动控制晶体管T7。

[0114] 所述第一驱动控制晶体管T6的栅极和第一极连接第一电源电压端，以及第二极连接所述驱动节点M。

[0115] 所述第二驱动控制晶体管T7的栅极连接所述第一数据锁存端IN1，第一极连接所述驱动节点M，以及第二极连接第二电源电压端。

[0116] 如图10A所示，所述驱动电路包括第一驱动晶体管T1和第二驱动晶体管T2。

[0117] 所述第一驱动晶体管T1的栅极连接所述驱动节点M，第一极连接第三电源电压端，以及第二极连接所述输出端OUT。

[0118] 所述第二驱动晶体管T2的栅极连接所述第二数据锁存端IN2，第一极连接所述输出端OUT，以及第二极连接第四电源电压端。

[0119] 根据本发明第二实施例，每个晶体管均为PMOS晶体管，所述驱动节点M的有效电平为低电平，所述第一电源电压端为第一低电源电压端VSS，所述第二电源电压端为第一高电源电压端VDD，所述第三电源电压端为第二低电源电压端VDL，所述第四电源电压端为第二高电源电压端VDH。所述第一低电源电压端VSS提供的第一电源电压与所述第二低电源电压端VDL提供的第三电源电压可以相同或不同，所述第一高电源电压端VDD提供的第二电源电压和所述第二高电源电压端VDH提供的第四电源电压可以相同或不同。

[0120] 图10B为根据本发明第二实施例的图3C所示的像素内存储单元MIP的电路原理图。

[0121] 图10B所示的电路原理图与图10A所示的电路原理图的区别仅在于：所述第二数据锁存电路330中所述第二节点Q的第一控制晶体管T3的连接方式。在此省略图10B中与图10A中相同电路部分的描述。

[0122] 如图10B所示，所述第二数据锁存电路还连接到所述第一节点N。具体地，所述第二节点Q的第一控制晶体管T3的栅极连接所述第一节点N，第一极连接第三电源电压端，第二极连接所述第二节点Q。

[0123] 下面，参考图10B来描述根据本发明第二实施例的像素内存储单元的数据存储操作。

[0124] 在黑态数据写入时段，所述第一控制信号为有效电平(低电平)，所述第二控制信号为无效电平(高电平)，所述数据电压为高电平，所述第一输入晶体管T11和所述第二输入晶体管T12导通使得所述第一数据锁存端IN1和所述第二数据锁存端IN2为高电平，所述第一驱动控制晶体管T6导通以及所述第二驱动控制晶体管T7截止使得所述驱动节点M为低电平，所述第一驱动晶体管T1导通并且所述第二驱动晶体管T2截止使得所述驱动电路的输出端OUT为低电平，所述第一保持晶体管T10和第二保持晶体管T5截止。

[0125] 在黑态数据保持时段，所述第一控制信号为无效电平(高电平)，所述第二控制信号为有效电平(低电平)，所述第一输入晶体管T11和所述第二输入晶体管T12截止，所述第一节点N的第一控制晶体管T8导通并且所述第一节点N的第二控制晶体管T9导通使得所述第一节点N为高电平，所述第一保持晶体管T10导通使得所述第一数据锁存端IN1的电平保持为高电平，所述第二节点的第一控制晶体管T3截止并且所述第二节点的第二控制晶体管T4导通使得所述第二节点Q为高电平，所述第二保持晶体管T5导通使得所述第二数据锁存端IN1的电平保持为高电平，所述第一驱动晶体管T1保持导通并且所述第二驱动晶体管T2保持截止使得所述驱动电路的输出端OUT保持为低电平。

[0126] 根据本发明第二实施例，通过适当地设置所述第一节点N的第一控制晶体管T8和所述第一节点N的第二控制晶体管T9的沟道宽度和长度，可以使得在所述第一节点N的第一控制晶体管T8和所述第一节点N的第二控制晶体管T9导通时所述第一节点N的第一控制晶体管T8的通态阻抗远大于所述第一节点N的第二控制晶体管T9的通态阻抗，从而使得所述驱动节点M的电平与所述第二电源电压端VDD的电平相同。

[0127] 在白态数据写入时段，所述第一控制信号为有效电平(低电平)，所述第二控制信号为无效电平(高电平)，所述数据电压为低电平，所述第一输入晶体管T11和所述第二输入晶体管T12导通使得所述第一数据锁存端IN1和所述第二数据锁存端IN2为低电平，所述第一驱动控制晶体管T6和所述第二驱动控制晶体管T7导通使得所述驱动节点M为高电平，所述第一驱动晶体管T1截止并且所述第二驱动晶体管T2导通使得所述驱动电路的输出端OUT为高电平，所述第一保持晶体管T10和第二保持晶体管T5截止。

[0128] 在白态数据保持时段，所述第一控制信号为无效电平(高电平)，所述第二控制信号为有效电平(低电平)，所述第一输入晶体管T11和所述第二输入晶体管T12截止，所述第一节点的第一控制晶体管T8导通并且所述第一节点的第二控制晶体管T9截止使得所述第一节点N为低电平，所述第一保持晶体管T10导通使得所述第一数据锁存端IN1的电平保持为低电平，所述第二节点的第一控制晶体管T3导通并且所述第二节点的第二控制晶体管T4截止使得所述第二节点Q为低电平，所述第二保持晶体管T5导通使得所述第二数据锁存端IN2的电平保持为低电平，所述第一驱动晶体管T1保持截止并且所述第二驱动晶体管T2保持导通使得所述驱动电路的输出端OUT保持为高电平。

[0129] 根据本发明第二实施例，通过适当地设置所述第一驱动控制晶体管T6和所述第二驱动控制晶体管T7的沟道宽度和长度，可以使得在所述第一驱动控制晶体管T6和所述第二驱动控制晶体管T7均导通时所述第一驱动控制晶体管T6的通态阻抗远大于所述第二驱动控制晶体管T7的通态阻抗，从而使得所述驱动节点M的电平与所述第二电源电压端VDD的电平相同。

[0130] 根据本发明第二实施例，关于图10A所示的电路，在黑态数据写入和保持时段，所述第二节点Q的第一控制晶体管T3和所述第二节点Q的第二控制晶体管T4均导通。通过适当地设置所述第二节点Q的第一控制晶体管T3和所述第二节点Q的第二控制晶体管T4的沟道宽度和长度，可以使得在所述第二节点Q的第一控制晶体管T3和所述第二节点Q的第二控制晶体管T4均导通时所述第二节点Q的第一控制晶体管T3的通态阻抗远大于所述第二节点Q的第二控制晶体管T4的通态阻抗，从而使得所述第二节点Q的电平与所述第四电源电压端VDH的电平相同。

[0131] 根据本发明第二实施例，黑态数据的数据电压为Vdd，白态数据的数据电压为Vss，第二电源电压端VDD的第二电源电压为Vdd，第一电源电压端VSS的第一电源电压为Vss。

[0132] 由于晶体管阈值电压和沟道电阻分压等影响，驱动节点M的实际工作高电压和工作低电压不等于Vdd和Vss而分别等于VMcc和VMee。这里，VMcc＝(R6/(R6+R7))×(Vdd－Vss)+Vss，VMee＝Vss+Vth6，R7表示晶体管T7的导通电阻，R6表示晶体管T6的导通电阻，Vth6为晶体管T6的阈值电压，Vth6>0。

[0133] 类似地，第一节点N的实际工作高电压和工作低电压不等于Vdd和Vss而分别等于VNcc和VNee。这里，VNcc＝(R8/(R8+R9))×(Vdd－Vss)+Vss，VMee＝Vss+Vth8，R9表示晶体管T9的导通电阻，R8表示晶体管T8的导通电阻，Vth8为晶体管T8的阈值电压，Vth8>0。

[0134] 另一方面，第三电源电压端VDL的第三电源电压为Vdl，第四电源电压端VDH的第四电源电压为Vdh。

[0135] 为简化描述，可以假设根据本发明第二实施例的像素内存储单元MIP中的晶体管T8和晶体管T6的尺寸完全相同，晶体管T9和晶体管T7的尺寸完全相同，因此，R9＝R7，R8＝R6，Vth6＝Vth8，在此情况下，将VMcc和VNcc统称为Vcc，将VMee和VNee通称为Vee。

[0136] 对于黑态数据写入和显示阶段，在驱动节点M的实际工作低电压Vee与第三电源电压Vdl满足以下关系时，即在Vee－Vdl<－Vth1时，晶体管T1处于饱和导通状态，Vth1为晶体管T1的阈值电压。假设晶体管T1的阈值电压与晶体管T6的阈值电压相同，通过使得Vdl>Vss+2Vth1，可以保证根据本发明第二实施例的晶体管T1在黑态数据写入和显示阶段处于饱和导通状态，从而使得输出端OUT输出第三电源电压Vdl。

[0137] 对于黑态数据写入和显示阶段，在第一节点N的实际工作高电压Vcc与与第二节点Q处的高电压Vdh满足以下关系时，即在Vcc－Vdh>－Vth3时，晶体管T3才处于截止状态，Vth3为晶体管T3的阈值电压。也就是说，需要满足(R8/(R8+R9))×(Vdd－Vss)+Vss－Vdh>－Vth3。通过使Vdh<(R8×Vdd+R9×Vss)/(R8+R9)+Vth3，可以保证根据本发明第二实施例的晶体管T3在黑态数据写入和显示阶段处于截止状态，从而使得第二节点Q输出第四电源电压Vdh，进而使得第二数据锁存电路能够锁存第二数据锁存端IN2的电压。

[0138] 此外，根据本发明实施例，还提供了一种像素阵列，每个像素包括根据本发明第一实施例的像素内存储单元和液晶显示单元。

[0139] 此外，根据本发明实施例，还提供了一种像素阵列，每个像素包括根据本发明第二实施例的像素内存储单元和液晶显示单元。

[0140] 根据本发明实施例的像素内存储单元及数据存储方法、以及像素阵列，通过采用单一类型的MOS晶体管构成像素内存储单元，可以利用MOS LTPS工艺来生产像素内存储单元，该工艺相对简单，产品良率也高，由此有效地降低了MIP像素的生产成本。

[0141] 在上面详细描述了本发明的各个实施例。然而，本领域技术人员应该理解，在不脱离本发明的原理和精神的情况下，可对这些实施例进行各种修改，组合或子组合，并且这样的修改应落入本发明的范围内。