本发明涉及一种基于累加器的低复杂度数字匹配滤波方法，属于数字信号处理技术领域。本发明使用累加器结构和全串行操作设计了一种基于累加器的低复杂度数字匹配滤波方法，其实现过程简单，消耗资源少；对于具有多路数据的低吞吐量系统，该方法能够极大的降低系统的资源消耗和复杂度并且不降低系统性能。
1.一种基于累加器的低复杂度数字匹配滤波方法，其特征在于：其工作过程如下：
步骤一、数字匹配滤波器的输入数据以千赫兹级的低速率写入第一个双口随机存取存储器RAM_A；
步骤二、第一个双口随机存取存储器RAM_A写满的同时开始以百兆赫兹级的高速率读取第一个双口随机存取存储器RAM_A的数据，同时开始将输入数据以与步骤一中写入第一个双口随机存取存储器RAM_A相同的写速率低速写入第二个双口随机存取存储器RAM_B，并以与步骤二中读取第一个双口随机存取存储器RAM_A相同的读速率高速读取存储了扩频码的只读存储器ROM，将读取的第一个双口随机存取存储器RAM_A的数据和ROM的扩频码利用乘法器进行对应相乘并送入累加器；第一个双口随机存取存储器RAM_A和第二个双口随机存取存储器RAM_B的结构为乒乓结构；
步骤三、当完成一个完整符号周期的累加运算后，由累加器得到数字匹配滤波器的一个输出，同时将累加器清零，读取完第一个双口随机存取存储器RAM_A后停止读取，等待第二个双口随机存取存储器RAM_B写入完毕；
步骤四、第二个双口随机存取存储器RAM_B写满的同时开始以与步骤二中读取第一个双口随机存取存储器RAM_A相同的读速率高速读取第二个双口随机存取存储器RAM_B的数据，同时开始将输入数据继续以与步骤一中写入第一个双口随机存取存储器RAM_A相同的写速率低速写入第一个双口随机存取存储器RAM_A，并以与相同的读取第二个双口随机存取存储器RAM_B的读速率高速读取存储了扩频码的ROM，将读取的第二个双口随机存取存储器RAM_B的数据和ROM的扩频码利用乘法器进行对应相乘并送入累加器；步骤五、当完成一个完整符号周期的累加运算后，由累加器得到DMF的下一个输出，同时将累加器清零，读取完第二个双口随机存取存储器RAM_B后停止读取，等待第一个双口随机存取存储器RAM_A写入完毕；
步骤六、不断重复进行步骤一到步骤五的操作，最终得到数字匹配滤波器的全部输出；
经过上述六个步骤即完成了低复杂度数字匹配滤波器的匹配滤波。
一种基于累加器的低复杂度数字匹配滤波方法
技术领域
[0001] 本发明涉及一种基于累加器的低复杂度数字匹配滤波方法，属于数字信号处理技术领域。
背景技术
[0002] 数字匹配滤波器(DMF)是通信系统和测量系统的数字信号处理模块的重要组成部分。码相位捕获、解扩解调均依赖于DMF的输出。对于码速率较高的直接序列扩频通信系统，为了保证DMF具有足够大的吞吐量，通常需要采用多级全流水结构和并行加法器树算法来实现，DMF往往成为整个通信系统接收端程序的资源瓶颈。
[0003] 对于具有多路数据的低吞吐量系统，如果每路数据都采用传统DMF的多级全流水结构和并行加法器树算法来实现，将会造成资源消耗的成倍增长，这对于系统的复杂度要求很高是实际应用中无法接受的。而采用基于累加器结构和全串行操作的DMF则可以极大地节省资源并降低系统复杂度。
发明内容
[0004] 本发明的目的是解决在系统低吞吐量的情况下数字匹配滤波器(DMF)资源消耗过大和系统复杂度过高的问题，提出了一种基于累加器的低复杂度数字匹配滤波方法，使用累加器结构和全串行操作来节省匹配滤波器的资源占用并降低系统复杂度。
[0005] 本发明是通过以下技术方案实现的。
[0006] 一种基于累加器的低复杂度数字匹配滤波方法，其工作过程如下：
[0007] 步骤一、DMF的输入数据以千赫兹级的低速率写入第一个双口随机存取存储器A(RAM_A)；
[0008] 步骤二、第一个双口RAM_A写满的同时开始以百兆赫兹级的高速率读取双口RAM_A的数据，同时开始将输入数据以与步骤一中写入双口RAM_A相同的写速率低速写入第二个双口随机存取存储器B(RAM_B)，并以与步骤二中读取双口RAM_A相同的读速率高速读取存储了扩频码的只读存储器(ROM)，将读取的第一个双口RAM_A的数据和ROM的扩频码利用乘法器进行对应相乘并送入累加器；
[0009] 步骤三、当完成一个完整符号周期的累加运算后，由累加器得到DMF的一个输出，同时将累加器清零，读取完第一个双口RAM_A的数据后停止读取，等待第二个双口RAM_B写入完毕；
[0010] 步骤四、第二个双口RAM_B写满的同时开始以与步骤二中读取双口RAM_A相同的读速率高速读取双口RAM_B的数据，同时开始将输入数据继续以与步骤一中写入双口RAM_A相同的写速率低速写入第一个双口RAM_A，并以与步骤二中读取双口RAM_A相同的读速率高速读取存储了扩频码的ROM，将读取的第二个双口RAM_B的数据和ROM的扩频码利用乘法器进行对应相乘并送入累加器；
[0011] 步骤五、当完成一个完整符号周期的累加运算后，由累加器得到DMF的下一个输出，同时将累加器清零，读取完第二个双口RAM_B的数据后停止读取，等待第一个双口RAM_A写入完毕；
[0012] 步骤六、不断重复进行步骤一至步骤五的操作，最终得到DMF的全部输出；
[0013] 经过上述六个步骤即完成了低复杂度数字匹配滤波器的匹配滤波。
[0014] 有益效果
[0015] 本发明使用累加器结构和全串行操作设计了一种基于累加器的低复杂度数字匹配滤波方法，其实现过程简单，消耗资源少；对于具有多路数据的低吞吐量系统，该方法能够极大的降低系统的资源消耗和复杂度并且不降低系统性能。
附图说明
[0016] 图1是具体实施方式中基于累加器的低复杂度数字匹配滤波器结构示意图。
具体实施方式
[0017] 下面结合附图和实施例对本发明做进一步说明和详细描述。
[0018] 本发明提供了一种用于多路数据、低吞吐量的情况下低复杂度数字匹配滤波器结构设计。本设计首先采用乒乓结构来完成输入输出数据速率转换，然后利用乘法器和累加器实现数字匹配滤波过程中的卷积，最后得到数字匹配滤波器的输出。其结构简单，资源消耗小，且易于硬件实现。
[0019] 实施例
[0020] 在本发明的一个事例性实施例中提供了一种用于某一系统的低复杂度数字匹配滤波器。该系统主要包括实现乒乓缓存结构的两个双口RAM以及实现匹配滤波中卷积运算的乘法器和累加器。此外还有一个存储扩频码的单口ROM。该系统的各级结构组合能够实现低吞吐量情况下系统的较低资源消耗。
[0021] 以下在某一系统的具体环境下说明本发明的具体工作原理。
[0022] 如图1所示，在某一系统中DMF的前级输入为a Hz的信号。假定FPGA的工作时钟速率为b Hz，为了使DMF能在b Hz的采样率上工作，首先要通过一对乒乓结构构成的双口RAM完成a Hz到b Hz的速率转换(“慢写快读”)。
[0023] 该系统是一个扩频系统，采用长度为n的扩频码，故考虑双口RAM的深度为2倍扩频码长度2n，对应两个完整的符号周期，以防溢出。
[0024] 双口RAM在写端口以a Hz的速率读取前一级的a Hz输入，即以aHz的速率向RAM写入数据。在双口RAM的读端口，以bHz的速率读取RAM内的数据。
[0025] 双口RAM的“读”端口有一个存储扩频码的单口ROM也以b Hz的速率输出n点扩频码，其时序和双口RAM的读取时序保持对齐，二者相乘的结果送入累加器，经过n个时钟周期计算出DMF的一个输出。到此即完成了DMF的主要功能。
[0026] 注意到要算完双口RAM中保存的一半数据(n个地址)，即DMF在一个码元周期内的输出，需要n×n个b Hz时钟周期。而双口RAM“写”端口，写满一半空间(n个地址)共需n×b/a个b Hz时钟周期。写入速率小于读出速率，因此不会发生读写冲突。
[0027] 通过上述的“乒乓结构”缓冲、乘法器和累加器等各部分的组合，能够实现低吞吐量下的数字匹配滤波器，并且极大的减少资源的消耗。
[0028] 以上所述为本发明的较佳实施例而已，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其他不同形式的变化和变动。这里无法对多有的实施方式予以穷举。凡是属于本发明的技术方案所引申出的显而易见的变化或变动仍处于本发明的保护范围之列。
