一种多相位时钟输出的装置

摘要

本发明公开了一种多相位时钟输出的装置该装置包括：鉴频鉴相器，用于比较输入信号和反馈信号的频率差值和相位差值；根据频率差值和相位差值产生脉冲控制信号；电荷泵，用于根据脉冲控制信号产生电流信号；环路滤波器，用于根据电流信号调节控制电压；压控振荡器，用于产生第一n路输出信号；并根据控制电压调节第一n路输出信号的频率；多相位信号产生模块，用于接收压控振荡器产生的第一n路输出信号；并在电路启动时对第一n路输出信号中的第一路输出信号进行计数；当计数值满足预定阈值时，按序依次输出第二n路输出信号。

权利要求

1.一种多相位时钟输出的装置，其特征在于，所述装置包括：

鉴频鉴相器，用于比较输入信号和反馈信号的频率差值和相位差值；根据所述频率差值和相位差值产生脉冲控制信号；

电荷泵，用于根据所述脉冲控制信号产生电流信号；

环路滤波器，用于根据所述电流信号调节控制电压；

压控振荡器VCO，用于产生第一n路输出信号；并根据所述控制电压调节所述第一n路输出信号的频率；其中，所述第一n路输出信号中的第一路输出信号还用于作为所述反馈信号，n为自然数；

多相位信号产生模块，用于接收所述压控振荡器产生的所述第一n路输出信号；并在电路启动时对所述第一n路输出信号中的第一路输出信号进行计数；当所述计数的数值满足预定阈值时，按序依次输出第二n路输出信号；其中,所述多相位信号产生模块包括：计数器、第一锁存器、锁存器组、第一逻辑门电路和逻辑门电路组；

所述计数器，用于对所述第一路输出信号进行计数；当所述计数值满足预定阈值时，输出第一控制信号启动所述第一锁存器；

所述第一锁存器，用于输出第一复位信号，以便按序依次输出所述第二n路输出信号；

所述锁存器组包括n-1个锁存器；所述逻辑门电路组包括n-1个逻辑门电路；第k个逻辑门电路的第一输入端接收VCO的第k+1个输出信号；第二输入端连接至第k个锁存器的输出端；第k个锁存器的时钟输入端为和第k+1个输出信号相差第一相位数值的第i个输出信号；

第k个锁存器的锁存控制端和第k-1个锁存器的输出端相连，第1个锁存器的锁存控制端接收所述第一锁存器输出的第一复位信号，其中i和k均为自然数，且i≤n-1，k≤n-1；

所述第一逻辑门电路的第一输入端接收VCO的第1个输出信号并且经配置输出该输出信号。

2.根据权利要求1所述的装置，其特征在于，所述多相位信号产生模块还包括：第一分频器和第一多路选择器；

所述第一分频器用于接收所述第二n路输出信号，并对第二n路输出信号进行分频，输出第三n路输出信号；

所述第一多路选择器用于选择所述第二n路输出信号或者所述第三n路输出信号进行输出。

3.根据权利要求2所述的装置，其特征在于，所述装置还包括多路选择器组；所述多路选择器组包括h个多路选择器；所述多路选择器组中的h个多路选择器分别用于在所述第二n路输出信号或者所述第三n路输出信号中选择一路输出信号进行输出，其中h为自然数。

说明书

一种多相位时钟输出的装置

技术领域

[0001] 本发明涉及电子技术领域，尤其涉及一种多相位时钟输出的装置。

背景技术

[0002] 锁相环(Phase-Locked Loop，简称PLL)技术在通信、电子等众多领域得到了极为广泛的应用。在应用过程中，大部分都需要锁相环能够产生多路时钟输出，以便于满足一个系统能够达到使用不同相位、不同频率的时钟输出的需求。这些时钟都是通过锁相环中的压控振荡器(Voltage-Controlled Oscillator，简称VCO)经过分频后产生的。然而，在PLL刚上电期间，VCO由于自身作为一个自激振荡器，当外部有噪声时，容易缓慢产生振荡波形。开始时，VCO的多个输出的相位关系并不是稳定的线性关系，由于自激振荡的缘故更加会导致输出混乱，如果这时输出电路中的分频器已经开始工作，输出时钟的相位关系就会发生错乱，如图1中所示，图1中VCO的输出时钟vco_ph1、vco_ph2、vco_ph3……等输出时钟信号相位关系并不稳定，经过分频器分频后直接输出结果则是错乱的。在传统方法中，是将PLL稳定后，再开始控制VCO的输出开始分频，如此操作将会导致锁相环的功耗的增大，制作成本高而且实现繁琐。

发明内容

[0003] 为了解决上述问题，本发明提供一种多相位时钟输出的装置，在上电初期VCO的输出不稳定时，VCO输出电路中的分频器将会暂时停止工作，禁止输出电路中的信号输出。而是将VCO产生的多路输出信号中的一路信号作为反馈信号反馈到鉴频鉴相器中，并通过VCO中的输出计数器对该路输出信号进行计数，当计数达到预设值时，对多路输出信号进行相应的处理后按顺序送出，同时开启输出电路的分频器开始工作，从而保证分频后输出信号的相位正确。与传统方法相比较，本发明具有结构简单、低功耗、低成本和容易实现等特点。

[0004] 第一方面，本发明提供了一种多相位时钟输出的装置，所述装置包括：

[0005] 鉴频鉴相器，用于比较输入信号和反馈信号的频率差值和相位差值；根据频率差值和相位差值产生脉冲控制信号；

[0006] 电荷泵，用于根据脉冲控制信号产生电流信号；

[0007] 环路滤波器，用于根据电流信号调节控制电压；

[0008] 压控振荡器VCO，用于产生第一n路输出信号，并根据所述控制电压调节第一n路输出信号的频率；其中，第一n路输出信号中的第一路输出信号还用于作为反馈信号，n为自然数；

[0009] 多相位信号产生模块，用于接收压控振荡器产生的第一n路输出信号；并在电路启动时对第一n路输出信号中的第一路输出信号进行计数；当计数值满足预定阈值时，按序依次输出第二n路输出信号。

[0010] 优选的，多相位信号产生模块包括：计数器和锁存器；

[0011] 计数器，用于对第一路输出信号进行计数；当计数值满足预定阈值时，输出第一控制信号启动第一锁存器；

[0012] 第一锁存器，用于输出第一复位信号，以便按序依次输出第二n路输出信号。

[0013] 进一步优选的，多相位信号产生模块包括：锁存器组、逻辑门电路组和第一逻辑门电路；

[0014] 锁存器组包括n-1个锁存器；逻辑门电路组包括n-1个逻辑门电路；第k个逻辑门电路的第一输入端接收VCO的第k+1个输出信号；第二输入端连接至第k个锁存器的输出端；第k个锁存器的时钟输入端为和第k+1个输出信号相差第一相位数值的第i个输出信号；第k个锁存器的锁存控制端和第k-1个锁存器的输出端相连，第1个锁存器的锁存控制端接收所述第一锁存器输出的第一复位信号，其中i和k均为自然数，且i≤n-1，k≤n-1；

[0015] 第一逻辑门电路的第一输入端接收VCO的第1个输出信号并且经配置输出该输出信号。

[0016] 优选的，多相位信号产生模块还包括：第一分频器和第一多路选择器；

[0017] 第一分频器用于接收第二n路输出信号，并对第二n路输出信号进行分频，输出第三n路输出信号；

[0018] 第一多路选择器用于选择第二n路输出信号或者第三n路输出信号进行输出。

[0019] 进一步优选的，该装置还包括多路选择器组；多路选择器组包括h个多路选择器；多路选择器组中的h个多路选择器分别用于在第二n路输出信号或者第三n路输出信号中选择一路输出信号进行输出，其中h为自然数。

[0020] 本发明提供的一种多相位时钟输出的装置，首先通过对压控振荡器产生的多路输出信号中的一路输出信号进行计数，当满足预定阈值时，对多路输出信号进行相应处理后，按顺序将多路输出信号送出。同时开启输出电路的分频器开始工作，从而保证分频后输出信号的相位正确。与传统方法相比较，本发明具有结构简单、低功耗、低成本和容易实现等特点。

附图说明

[0021] 图1为现有技术提供的当锁相环上电初期，VCO产生的多相位时钟电路直接经过分频器分频后输出的时钟脉冲示意图；

[0022] 图2为本发明实施例提供的一种多相位时钟输出的装置结构示意图；

[0023] 图3为多相位信号产生模块的结构示意图；

[0024] 图4为多相位时钟输出的部分时序图；

[0025] 图5为多相位时钟输出的部分仿真结果示意图。

具体实施方式

[0026] 下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

[0027] 图2本发明实施例提供的一种多相位时钟输出的装置结构示意图。如图2所示，该装置包括：鉴频鉴相器201、电荷泵202、环路滤波器203、压控振荡器204和多相位信号产生模块205。

[0028] 鉴频鉴相器201用于比较输入信号和反馈信号的频率差值和相位差值，并根据频率差值和相位差值产生一个脉冲控制信号；电荷泵202则根据该脉冲控制信号产生电流信号，其中，产生的电流信号可以包括充电电流和放电电流；环路滤波器203输出控制电压，并且根据充电电流来升高控制电压，根据放电电流降低控制电压。压控振荡器204用于产生第一n路输出信号，并且根据环路滤波器输出的控制电压调节第一n路输出信号的频率。

[0029] 具体的，在控制电压升高时，压控振荡器204提高第一n路输出信号的频率；相应的，当控制电压降低时，降低第一n路输出信号频率，以便于第一n路输出信号的频率达到根据实际需要所设定的值。其中，第一n路输出信号中的第一路输出信号还用于作为上述介绍的反馈信号，n为自然数(在本实施例中，n＝8)。

[0030] 多相位信号产生模块205接收压控振荡器产生的第一n路输出信号，并在电路启动时对第一n路输出信号中的第一路输出信号进行计数，当计数值满足预定阈值时，则按顺序依次输出第二n路输出信号。

[0031] 进一步的，如图3所示，图3为多相位信号产生模块的结构示意图，多相位信号产生模块205包括计数器和第一锁存器；锁存器组、逻辑门电路组和第一逻辑门电路。

[0032] 计数器与第一锁存器相连，计数器用于对第一路输出信号进行计数；当计数值满足预定阈值时，输出第一控制信号启动第一锁存器；第一锁存器，输出第一复位信号，以便按序依次输出第二n路输出信号。

[0033] 具体的，第一锁存器连接锁存器组中的第一个锁存器。该锁存器组中包括了n-1(本实施例中为7)个锁存器，逻辑门电路组同样包括n-1(本实施例中为7)个逻辑门电路。其中，第k个逻辑门电路的第一输入端接收VCO的第k+1个输出信号；第二输入端连接至第k个锁存器的输出端；第k个锁存器的时钟输入端为和第k+1个输出信号相差第一相位数值(该第一相位数值根据具体情况而定，例如本实施例中，n＝8，所以第一相位数值可以为180°、225°、270°或者315°等，在本实施例中以225°为例)的第i个输出信号；第k个锁存器的锁存控制端和第k-1个锁存器的输出端相连，其中i和k均为自然数，且i≤n-1，k≤n-1。

[0034] 而第一逻辑门电路的第一输入端接收VCO的第1个输出信号并且经配置输出该输出信号。

[0035] 另外，多相位信号产生模块还包括：第一分频器和第一多路选择器；第一分频器用于接收第二n路输出信号，并对第二n路输出信号进行分频，输出第三n路输出信号；而第一多路选择器则会在第二n路输出信号和第三n路输出信号中选择一个n路输出信号进行输出。

[0036] 可选的，该装置还包括多路选择器组206；多路选择器组206包括h(本实施例中h＝4)个多路选择器；多路选择器组中的h个多路选择器分别用于在第二n路输出信号或者第三n路输出信号中选择一路输出信号进行输出，其中h为自然数。

[0037] 在实际应用中，为了方便该装置中输出信号的频率能有更多的选择，该装置中还可以在接收外部输入的输入信号后，对该输入信号首先进行分频，也可以对反馈信号进行一次分频。进一步可选的，该装置中还可以包括一个分频器组，具体用于当上述所介绍的多路选择器组中的h个多路选择器分别在第二n路输出信号或者第三n路输出信号中选择一路输出信号进行输出后，对h路输出信号进行分频，然后再输出。具体电路可以参照图2中的多相位时钟输出的装置结构示意图。

[0038] 在一个具体例子中，逻辑门电路以“与”门电路为例，及逻辑门电路组对应“与”门电路组，第一逻辑门则为第一“与”门电路；第一分频器为二分频器。以下对于该装置的具体工作过程做详细介绍：

[0039] 接收外部输入的输入信号后，鉴频鉴相器201比较输入信号和反馈信号的频率差值和相位差值后，根据频率差值和相位差值产生一个脉冲控制信号；电荷泵202根据该脉冲控制信号产生电流信号，其中，产生的电流信号可以包括充电电流和放电电流；环路滤波器203输出控制电压，并且根据充电电流来升高控制电压，根据放电电流降低控制电压。压控振荡器204产生第一8路输出信号，并且根据环路滤波器输出的控制电压调节第一8路输出信号的频率。具体的，在控制电压升高时，压控振荡器204提高第一8路输出信号的频率；相应的，当控制电压降低时，降低第一8路输出信号频率。以便于第一8路输出信号的频率达到根据实际需要所设定的值。其中，第一8路输出信号中的第一路输出信号还用于作为上述介绍的反馈信号。

[0040] 多相位信号产生模块205接收压控振荡器产生的第一8路输出信号，并在电路启动时，利用计数器对第一8路输出信号中的第一路输出信号进行计数，当计数值满足预定阈值时(例如该阈值为16个时钟脉冲)，输出第一控制信号(图3中的cnt_done信号)，启动第一锁存器。第一锁存器启动后，输出第一复位信号start，以便于启动锁存器组中的第1个锁存器。锁存器组中的第1个锁存器的锁存控制端接收第一锁存器输出的第一复位信号后开始工作。其输入端接收与第2个输出信号vco_ph_2相差225°的第7个输出信号vco_ph_7，并且当输出信号vco_ph_7的上升沿到来时，该锁存器锁定，并输出一个使能信号en1，该使能信号en1为高电平，并且该信号作为锁存器组中的第2个锁存器的复位信号，启动锁存器组中的第2个锁存器开始工作；同时该使能信号en1还将作为“与”门电路组中的第1个“与”门电路第二输入端的输入信号。“与”门电路组中的第1个“与”门电路的第一输入端接收第2个输出信号vco_ph_2。经过逻辑“与”运算后输出一个信号。

[0041] 锁存器组中的第2个锁存器的控制端接收第一个锁存器输出的使能信号en1作为该锁存器的复位信号，并且开始工作。第2个锁存器的输入端接收与第3个输出信号vco_ph_3相差225°的第8个输出信号vco_ph_8，并且当输出信号vco_ph_8的上升沿到来时，该锁存器锁定，并输出一个使能信号en2，该使能信号en2为高电平，并且该信号作为锁存器组中的第3个锁存器的复位信号，启动锁存器组中的第3个锁存器开始工作；同时该使能信号en2还将作为“与”门电路组中的第2个“与”门电路第二输入端的输入信号。“与”门电路组中的第2个“与”门电路的第一输入端接收第3个输出信号vco_ph_3。经过逻辑“与”运算后输出一个信号。

[0042] 类似的，锁存器组中的第k个锁存器的锁存控制端接收第k-1个锁存器输出的一个使能信号作为复位信号后开始工作。其输入端接收与第k+1个输出信号vco_ph_(k+1)相差225°的第i个输出信号，并且当第i个输出信号的上升沿到来时，该锁存器锁定，并输出一个使能信号enk，该使能信号enk为高电平，并且该信号作为锁存器组中的第k+1个锁存器的复位信号，启动锁存器组中的第k+1个锁存器开始工作；同时该使能信号enk还将作为“与”门电路组中的第k个“与”门电路第二输入端的输入信号。“与”门电路组中的第k个“与”门电路的第一输入端接收第k+1个输出信号vco_ph_(k+1)，其中k≤7。经过逻辑“与”运算后输出一个信号。此外，第一“与”门电路的第一输入端接收VCO的第一个输出信号，并且经过配置后输出该信号。在本实施例中是将第一“与”门电路(图3中的“与”门and0)第一输出端接收VCO的第一个输出信号，而在第二输出端接一电源，用于始终产生高电平信号，从而保证第一输出信号vco_ph_1始终保持输出状态。

[0043] 直至所有的第一8路输出信号经过逻辑“与”运算后，输出第二8路输出信号。二分频器用于接收第二8路输出信号后，对输出的第二8路输出信号进行二分频，输出第三8路输出信号。第一多路选择器则在第一8路输出信号和第二8路输出信号中选择其中一个8路输出信号进行输出。

[0044] 这里需要说明的是，该对第一输出信号进行计数满足的预定阈值同样可以为时间，相应的是通过计时器或者其他可以计算时间的器件对第一输出信号进行计时，当计时满足预定阈值后进行下一步的工作。

[0045] 可选的，该装置中还可以包括多路选择器组206，该多路选择器组包括4个多路选择器，每一个多路选择器都分别用于在第二8路输出信号或者第三8路输出信号中选择一路输出信号进行输出。

[0046] 在实际应用中，为了方便该装置中输出信号的频率能有更多的选择，该装置中还可以在接收外部输入的输入信号后，对该输入信号首先进行分频(图2中的分频器N对输入信号进行分频)，也可以对反馈信号进行一次分频(图2中的分频器M对输入信号进行分频。此外，图2中还包括一个多路选择器X，虽然在本申请中没有起到实质性作用，但在其他应用中将会用到)。进一步可选的，该装置中还可以包括一个分频器组，该分频器组中包括4个分频器DividerC0～DividerC3，具体用于当上述所介绍的多路选择器组中的4个多路选择器分别选择一路输出信号进行输出后，对4路输出信号进行分频，然后再输出。上述所介绍的使能信号en1还可以作为分频器组中的分频器DividerC0～DividerC3的使能信号Divider_enable，以使分频器DividerC0～DividerC3进行工作。

[0047] 上述工作过程中的所产生的部分时序图和部分仿真结果如图4和图5所示，这里不再赘述。

[0048] 本发明提供的一种多相位时钟输出的装置，首先通过对压控振荡器产生的多路输出信号中的一路输出信号进行计数，当满足预定阈值时，对多路输出信号进行相应处理后，按顺序将多路输出信号送出。同时开启输出电路的分频器开始工作，从而保证分频后输出信号的相位正确。与传统方法相比较，本发明具有结构简单、低功耗、低成本和容易实现等特点。

[0049] 专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。
专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

[0050] 结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

[0051] 以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。