存储元件及其制造方法

摘要

本发明提供一种存储元件及其制造方法。存储元件包括衬底、电容器、保护元件、第一金属内连线以及第二金属内连线。电容器位于第一区的衬底上。保护元件位于第二区的衬底中。电容器包括多个下电极、上电极以及电容介电层。上电极具有第一部分以及第二部分，其中第二部分延伸至第二区。电容介电层位于下电极与上电极之间。第一金属内连线位于电容器与衬底之间。第二金属内连线位于上电极的第二部分与保护元件之间，其将上电极电性连接至保护元件。本发明可减少等离子体损害的产生，以提升产品的可靠度与良率。

权利要求

1.一种存储元件，其特征在于，包括：

衬底，具有第一区与第二区；

电容器，位于所述第一区的所述衬底上，其中所述电容器包括：多个下电极；

上电极，具有第一部分以及第二部分，所述第一部分覆盖所述下电极，而所述第二部分延伸至所述第二区的所述衬底上；以及电容介电层，位于所述下电极与所述上电极的所述第一部分之间；

保护元件，位于所述第二区的所述衬底中；

第一金属内连线，位于所述电容器与所述衬底之间，其将所述下电极电性连接至所述衬底；以及第二金属内连线，位于所述上电极的所述第二部分与所述保护元件之间，其将所述上电极的所述第二部分电性连接至所述保护元件。

2.根据权利要求1所述的存储元件，其特征在于，所述电容介电层为连续平面结构、连续凹凸结构或非连续平面结构。

3.根据权利要求1所述的存储元件，其特征在于，还包括介电层，位于所述下电极之间，其中所述电容介电层为连续平面结构，且覆盖所述下电极以及所述介电层的顶面。

4.根据权利要求1所述的存储元件，其特征在于，所述电容介电层为非连续平面结构，覆盖所述下电极的顶面。

5.根据权利要求4所述的存储元件，其特征在于，还包括多个间隙壁，分别位于所述下电极以及所述电容介电层的侧壁。

6.根据权利要求1所述的存储元件，其特征在于，所述电容介电层的材料为可变电阻材料。

7.一种存储元件的制造方法，其特征在于，包括：提供衬底，所述衬底具有第一区与第二区；

在所述第一区的所述衬底上形成电容器，所述电容器包括：多个下电极；

上电极，具有第一部分以及第二部分，所述第一部分覆盖所述下电极，而所述第二部分延伸至所述第二区的所述衬底上；以及电容介电层，位于所述下电极与所述上电极的所述第一部分之间；

在所述第二区的所述衬底中形成保护元件；

在所述电容器与所述衬底之间形成第一金属内连线，所述第一金属内连线电性连接所述下电极与所述衬底；以及在所述上电极的所述第二部分与所述保护元件之间形成第二金属内连线，所述第二金属内连线电性连接所述上电极的所述第二部分与所述保护元件。

8.根据权利要求7所述的存储元件的制造方法，其特征在于，在所述第一区的所述衬底上形成所述电容器的方法包括：在所述衬底上形成所述下电极；

在所述衬底上形成介电层，所述介电层配置于所述下电极之间；

在所述下电极上形成所述电容介电层，所述电容介电层覆盖所述下电极以及所述介电层的顶面；以及在所述电容介电层上形成所述上电极。

9.根据权利要求7所述的存储元件的制造方法，其特征在于，在所述第一区的所述衬底上形成所述电容器的方法包括：在所述衬底上形成所述下电极；

在所述下电极上共形地形成所述电容介电层，所述电容介电层覆盖所述下电极的顶面与侧壁；以及在所述电容介电层上形成所述上电极。

10.根据权利要求7所述的存储元件的制造方法，其特征在于，在所述第一区的所述衬底上形成所述电容器的方法包括：在所述衬底上依序形成所述下电极以及所述电容介电层，其中所述电容介电层为非连续平面结构，覆盖所述下电极的顶面；

在所述下电极与所述电容介电层的侧壁上分别形成多个间隙壁；以及在所述电容介电层上形成所述上电极，其中所述上电极覆盖所述电容介电层的顶面以及所述间隙壁的顶面与侧壁。

11.根据权利要求10所述的存储元件的制造方法，其特征在于，在所述下电极与所述电容介电层的侧壁上分别形成所述间隙壁的方法包括：在所述电容介电层上分别形成多个牺牲层；

在所述牺牲层上共形地形成间隙壁材料层；

移除所述牺牲层的顶面上的所述间隙壁材料层，以于所述下电极与所述电容介电层的侧壁上分别形成所述间隙壁；以及移除所述牺牲层。

12.根据权利要求7所述的存储元件的制造方法，其特征在于，在形成所述电容器之后，还包括图案化所述上电极，以形成多个条状上电极。

说明书

存储元件及其制造方法

技术领域

[0001] 本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

背景技术

[0002] 阻变式存储器(Resistive Random Access Memory，简称RRAM)是目前积极发展的一种下一世代非易失性存储器。阻变式存储器是一种简单的金属-绝缘-金属(MIM)结构，可以通过额外的两个掩膜步骤整合到后段的金属处理。然而，通过上述方式所形成的阻变式存储器，可能会因为后段沈积处理与干式蚀刻处理，而导致等离子体损害(Plasma Induced Damage，PID)的产生。上述等离子体损害不仅影响存储元件的电性表现，还会降低产品的可靠度(Reliability)与良率(Yield)。

发明内容

[0003] 本发明提供一种存储元件及其制造方法，其可减少等离子体损害的产生，以提升产品的可靠度与良率。

[0004] 本发明提供一种存储元件，包括衬底、电容器、保护元件、第一金属内连线以及第二金属内连线。衬底具有第一区与第二区。电容器位于第一区的衬底上。电容器包括多个下电极、上电极以及电容介电层。上电极具有第一部分以及第二部分。所述第一部分覆盖下电极，而所述第二部分延伸至第二区的衬底上。电容介电层位于下电极与上电极的第一部分之间。保护元件位于第二区的衬底中。第一金属内连线位于电容器与衬底之间，其将下电极电性连接至衬底。第二金属内连线位于上电极的第二部分与保护元件之间，其将上电极的第二部分电性连接至保护元件。

[0005] 在本发明的一实施例中，所述电容介电层为连续平面结构、连续凹凸结构或非连续平面结构。

[0006] 在本发明的一实施例中，所述上电极的所述第一部分为连续平面结构或是连续凹凸结构。

[0007] 在本发明的一实施例中，所述存储元件还包括介电层位于下电极之间。电容介电层为连续平面结构，且覆盖下电极以及介电层的顶面。

[0008] 在本发明的一实施例中，所述电容介电层为连续凹凸结构，且覆盖所述下电极的顶面与侧壁。

[0009] 在本发明的一实施例中，所述电容介电层为非连续平面结构，覆盖下电极的顶面。

[0010] 在本发明的一实施例中，所述存储元件还包括多个间隙壁分别位于下电极以及电容介电层的侧壁。

[0011] 在本发明的一实施例中，所述保护元件为二极管、双载子晶体管或其组合。

[0012] 在本发明的一实施例中，所述电容介电层的材料为可变电阻材料。

[0013] 在本发明的一实施例中，所述可变电阻材料为氧化硅或是过渡金属氧化物。所述过渡金属氧化物为ZrO2、HfO2、Ta2O5、Al2O3、TiO2或其组合。

[0014] 本发明提供一种存储元件的制造方法，其步骤如下。提供衬底。衬底具有第一区与第二区。在第一区的衬底上形成电容器。电容器包括多个下电极、上电极以及电容介电层。上电极具有第一部分以及第二部分。所述第一部分覆盖下电极，而所述第二部分延伸至第二区的衬底上。电容介电层位于下电极与上电极的第一部分之间。在第二区的衬底中形成保护元件。在电容器与衬底之间形成第一金属内连线。第一金属内连线电性连接下电极与衬底。在上电极的第二部分与保护元件之间形成第二金属内连线。第二金属内连线电性连接上电极的第二部分与保护元件。

[0015] 在本发明的一实施例中，在第一区的衬底上形成电容器的方法如下。在衬底上形成下电极。在衬底上形成介电层。介电层配置在下电极之间。在下电极上形成电容介电层。电容介电层覆盖下电极以及介电层的顶面。在电容介电层上形成上电极。

[0016] 在本发明的一实施例中，所述介电层与下电极为共平面，且电容介电层为连续平面结构。

[0017] 在本发明的一实施例中，在第一区的衬底上形成电容器的方法如下。在衬底上形成下电极。在下电极上共形地形成电容介电层。电容介电层覆盖下电极的顶面与侧壁。在电容介电层上形成上电极。

[0018] 在本发明的一实施例中，所述电容介电层与其上方的上电极为连续凹凸结构。

[0019] 在本发明的一实施例中，在第一区的衬底上形成电容器的方法如下。在衬底上依序形成下电极以及电容介电层。所述电容介电层为非连续平面结构，覆盖下电极的顶面。在下电极与电容介电层的侧壁上分别形成多个间隙壁。在电容介电层上形成上电极。上电极覆盖电容介电层的顶面以及间隙壁的顶面与侧壁。

[0020] 在本发明的一实施例中，在下电极与电容介电层的侧壁上分别形成间隙壁的方法如下。在电容介电层上分别形成多个牺牲层。在牺牲层上共形地形成间隙壁材料层。移除牺牲层的顶面上的间隙壁材料层，以于下电极与电容介电层的侧壁上分别形成间隙壁。移除牺牲层。

[0021] 在本发明的一实施例中，所述牺牲层的材料包括氧化物、氮化物或其组合。

[0022] 在本发明的一实施例中，所述间隙壁材料层的材料包括氮化物、氧化铝或其组合。

[0023] 在本发明的一实施例中，在形成所述电容器之后，还包括图案化所述上电极，以形成多个条状上电极。

[0024] 基于上述，本发明将上电极电性连接至保护元件，其可避免后段沈积处理与干式蚀刻处理所导致等离子体损害(PID)，进而提升产品的可靠度与良率。

[0025] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

[0026] 图1A至图1C为本发明第一实施例存储元件的制造流程的剖面示意图；

[0027] 图2A至图2C为本发明第二实施例存储元件的制造流程的剖面示意图；

[0028] 图3A至图3C为本发明第三实施例存储元件的制造流程的剖面示意图。

[0029] 附图标记说明：

[0030] 10、20、30：存储元件；

[0031] 100：衬底；

[0032] 104、110、116：介电层；

[0033] 106、107、112、206、212：接触插塞；

[0034] 108、109、208：图案化导体层；

[0035] 105、205：金属内连线；

[0036] 114、214、314：下电极；

[0037] 118、218、318：电容介电层；

[0038] 120、220、320：上电极；

[0039] 120a、220a、320a：第一部分；

[0040] 120b、220b、320b：第二部分；

[0041] 130、230、330：电容器；

[0042] 202：保护元件；

[0043] 322：牺牲层；

[0044] 324：间隙壁；

[0045] D1、D2：凹陷；

[0046] R1：第一区；

[0047] R2：第二区；

[0048] S1：表面。

具体实施方式

[0049] 图1A至图1C为本发明第一实施例存储元件的制造流程的剖面示意图。

[0050] 请参照图1A，提供衬底100。衬底100具有第一区R1与第二区R2。在本实施例中，衬底100并没有特别地限制。举例来说，衬底100可为任意的半导体衬底、可为具有其他膜层在其上的衬底，或可为具有其他元件在其中的衬底。在一实施例中，第一区R1可例如是存储单元区，第二区R2可例如是保护元件区或是周边电路区。

[0051] 接着，在第二区R2的衬底100中形成保护元件202。在一实施例中，保护元件202可例如是二极管、双载子晶体管或其组合。只要是能避免后段沈积处理与干式蚀刻处理所导致等离子体损害的保护元件即可，本发明的保护元件的种类、材料与尺寸可依需求来调整。

[0052] 之后，在衬底100上形成介电层104、110。介电层104、110的材料例如是低介电常数材料(low K material)或氧化硅。低介电常数材料例如是碳氧化硅(SiOC)。介电层104、110的形成方法可例如是化学气相沈积法。

[0053] 然后，在第一区R1的衬底100上形成金属内连线105。在第二区R2的衬底100上形成金属内连线205。在本实施例中，金属内连线105与金属内连线205可同时形成。但本发明不以此为限，在其他实施例中，可先形成金属内连线105，而后形成金属内连线205。反之，也可先形成金属内连线205，而后形成金属内连线105。举例来说，金属内连线105与金属内连线205的形成方法如下。在第一区R1与第二区R2的介电层104中形成多个接触窗开口，所述接触窗开口暴露衬底100的表面(未示出)。之后，将导体材料填入所述接触窗开口，以形成接触插塞106、107、206(如图1A所示)。接着，在第一区R1与第二区R2的介电层104上形成图案化导体层108、109、208。图案化导体层108电性连接至接触插塞106；图案化导体层109电性连接至接触插塞107；图案化导体层208电性连接至接触插塞206。然后，再在第一区R1与第二区R2的介电层110中形成多个接触窗开口，所述接触窗开口分别暴露图案化导体层108、
208的表面(未示出)。之后，将导体材料填入所述接触窗开口，以形成接触插塞112、212(如图1A所示)。在一实施例中，图案化导体层109与接触插塞107可视为电性连接至衬底100中的源极；金属内连线105可视为电性连接至衬底100中的漏极；而金属内连线205则可视为电性连接至第二区R2的衬底100中的保护元件202，但本发明不以此为限。

[0054] 在一实施例中，接触插塞106、107、206与接触插塞112、212的材料可例如是钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、钛钨(TiW)、铝(Al)、铜(Cu)或其组合。图案化导体层108、109、208的材料可例如是钛(Ti)、钨(W)、铝(Al)、铜(Cu)或其组合。接触插塞106、107、206、112、212的材料与图案化导体层108、109、208的材料可以相同，也或可以不同。接触插塞106、107、206、112、212与图案化导体层108、109、208的形成方法可例如是物理气相沈积法或化学气相沈积法。

[0055] 接着，在第一区R1的介电层110上形成多个下电极114。每一个下电极114电性连接至所对应的金属内连线105。下电极114的材料可例如是钛、氮化钛、氮化钽、钨、钛钨、铝、铜或其组合。下电极114的形成方法例如是物理气相沈积法或化学气相沈积法。之后，在下电极114之间形成介电层116。介电层116的形成方法可例如是先在衬底100上形成介电材料层，以覆盖下电极114的顶面与侧壁以及介电层110的顶面(未示出)。之后，进行化学机械研磨(CMP)处理，以暴露出下电极114的顶面。在一实施例中，介电材料层的材料可例如是氧化硅、氮化硅、硼磷硅玻璃或其组合，其形成方法可例如是化学气相沈积法。在其他实施例中，下电极114的形成步骤也可例如是先在接触插塞112上方沈积介电材料层，再图案化介电材料层，以定义后续所形成的下电极114位置。之后，在介电层116之间填入下电极材料层。然后，进行化学机械研磨(CMP)处理，平坦化并暴露出下电极114的顶面。在一实施例中，下电极材料层的材料可例如是钛、氮化钛、氮化钽、钨、钛钨、铝、铜或其组合。

[0056] 请参照图1B，在下电极114上形成电容介电层118。电容介电层118覆盖下电极114以及介电层116的顶面。在一实施例中，介电层116与下电极114可例如是共平面，其可使得位于其上的电容介电层118的表面S1也为一平面。由于电容介电层118为连续平面结构且后续形成的上电极120也为连续平面结构(如图1C所示)，其可增加后续沈积处理与光刻处理裕度(window)，以及避免单一存储单元(unit cell)在蚀刻图案化时发生侧壁损伤并影响其可靠度，进而提升处理良率。在一实施例中，电容介电层118的材料可例如是可变电阻材料。可变电阻材料可例如是氧化硅或是过渡金属氧化物。所述过渡金属氧化物可例如是ZrO2、HfO2、Ta2O5、Al2O3、TiO2或其组合。但本发明并不限于此，在其他实施例中，电容介电层118的材料可例如是高介电常数材料层，其材料例如是下述元素的氧化物，如：铪、锆、铝、钛、镧、钇、钆或钽，又或是氮化铝，或是上述任意组合。

[0057] 请参照图1C，在电容介电层118上形成上电极120。上电极120具有第一部分120a以及第二部分120b。第一部分120a覆盖电容介电层118。第二部分120b延伸至第二区R2的衬底100上。因此，本实施例的上电极120可通过金属内连线205电性连接至保护元件202，以避免后段沈积处理与干式蚀刻处理所导致等离子体损害，进而提升产品的可靠度与良率。在一实施例中，上电极120的材料可例如是钛、氮化钛、氮化钽、钨、钛钨、铝、铜或其组合。上电极
120的形成方法例如是物理气相沈积法或化学气相沈积法。

[0058] 此外，在形成电容器130之后，本实施例还可以图案化上电极120，以形成多个条状上电极(未示出)。所述条状上电极可与后续形成的位线平行，藉此降低所述位线的负载(loading)，以更进一步提升产品的可靠度与良率。

[0059] 请参照图1C，本发明提供一种存储元件10，包括衬底100、介电层116、电容器130、保护元件202、金属内连线105以及金属内连线205。衬底100具有第一区R1与第二区R2。电容器130位于第一区R1的衬底100上。电容器130包括多个下电极114、上电极120以及电容介电层118。介电层116位于下电极114之间。上电极120具有第一部分120a以及第二部分120b。第一部分120a覆盖下电极114与介电层116的顶面，而第二部分120b延伸至第二区R2的衬底100上。电容介电层118位于下电极114与上电极120的第一部分120a之间。保护元件202位于第二区R2的衬底100中。金属内连线105位于电容器130与衬底100之间。金属内连线105可将下电极114电性连接至衬底100。金属内连线205位于上电极120的第二部分120b与保护元件
202之间。金属内连线205可将上电极120的第二部分120b电性连接至保护元件202，以避免后段沈积处理与干式蚀刻处理所导致等离子体损害，进而提升产品的可靠度与良率。在一实施例中，电容器130可例如是阻变式存储器(RRAM)、动态随机存取存储器(DRAM)或其组合，本发明不以此为限。

[0060] 以下的实施例中，相同或相似的元件、构件、层以相似的元件符号来表示。举例来说，图1C的电容器130与图2C的电容器230以及图3C的电容器330为相同或相似的构件。上述相同或相似的构件的材料与形成方法在此不再逐一赘述。

[0061] 图2A至图2C为本发明第二实施例存储元件的制造流程的剖面示意图。

[0062] 请同时参照图1A与图2A，图1A与图2A基本上相似，两者不同之处在于：图2A仅在第一区R1的介电层110上形成多个下电极214，而不具有配置在下电极114之间的介电层116。

[0063] 请参照图2B，在下电极214上共形地形成电容介电层218。电容介电层218覆盖下电极214的顶面与侧壁以及介电层110的顶面。由于电容介电层218共形地覆盖下电极214的顶面与侧壁以及介电层110的顶面，因此，电容介电层218可例如是连续凹凸结构。

[0064] 之后，请参照图2C，在电容介电层218上形成上电极220。上电极220具有第一部分220a以及第二部分220b。第一部分220a覆盖第一区R1的电容介电层218。电容介电层218配置在第一部分220a与下电极214之间。第二部分220b延伸至第二区R2的衬底100上，且通过金属内连线205电性连接至保护元件202。

[0065] 请参照图2C，本发明第二实施例的存储元件20与本发明第一实施例的存储元件10基本上相似，两者不同之处在于：存储元件20的电容介电层218可例如是连续凹凸结构。因此，配置在电容介电层218上方的上电极220也可例如是连续凹凸结构。在一实施例中，对应于相邻下电极214之间的上电极220的表面具有凹陷D1。

[0066] 图3A至图3C为本发明第三实施例存储元件的制造流程的剖面示意图。

[0067] 请同时参照图1A与图3A，图1A与图3A基本上相似，两者不同之处在于：图3A的第一区R1的介电层110上依序形成多个下电极314、多个电容介电层318以及多个牺牲层322。图3A的电容介电层318可视为非连续平面结构，其覆盖下电极314的顶面。在一实施例中，牺牲层322的材料可例如是氧化物、氮化物或其组合。牺牲层322的形成方法可例如是化学气相沈积法。

[0068] 请参照图3B，在下电极314、电容介电层318以及牺牲层322的侧壁上形成间隙壁324。详细地说，间隙壁324的形成方法如下。在牺牲层322上共形地形成间隙壁材料层，间隙壁材料层覆盖下电极314、电容介电层318的侧壁、牺牲层322的顶面与侧壁以及介电层110的顶面(未示出)。进行蚀刻处理，移除部分间隙壁材料层，以暴露牺牲层322的顶面以及介电层110的顶面。在一实施例中，间隙壁材料层的材料可例如是氮化物、氧化铝或其组合。

[0069] 请参照图3C，移除牺牲层322之后，在电容介电层318上形成上电极320。上电极320具有第一部分320a以及第二部分320b。第一部分320a覆盖第一区R1的电容介电层318的顶面以及间隙壁324的顶面与侧壁。第二部分320b延伸至第二区R2的衬底100上，且通过金属内连线205电性连接至保护元件202。

[0070] 请参照图3C，本发明第三实施例的存储元件30与本发明第一实施例的存储元件10基本上相似，两者不同之处在于：存储元件30的电容介电层318可例如是非连续平面结构，其覆盖下电极314的顶面。因此，配置在电容介电层318上的上电极320则可视为连续凹凸结构。在一实施例中，对应于相邻下电极314之间的上电极320的表面具有凹陷D2。

[0071] 综上所述，本发明将上电极电性连接至保护元件，其可避免后段沈积处理与干式蚀刻处理所导致等离子体损害，进而提升产品的可靠度与良率。此外，由于本发明第一实施例的电容介电层为连续平面结构且后续形成的上电极也为连续平面结构，其可增加后续沈积处理与光刻处理裕度，以更进一步地提升处理良率。

[0072] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。