用以降低位线复原时间的非易失性存储器装置及编程方法

摘要

本发明提供一种用于降低非易失性存储器装置的位线复原时间的方法与装置。在一示范实施例中，一非易失性存储器装置包括非易失性存储单元的三维阵列，此三维阵列包括数个区块，每一区块包括数条NAND串，每一NAND串耦接至一位线与数条字线，数条字线与数条NAND串正交地排列，并在数条NAND串的表面与数条字线之间的交叉点处建立数个存储单元，且一第一组放电晶体管设置在三维阵列的一边缘处，并耦接至一对应的位线，用于位线放电，且一第二组放电晶体管设置成使位线电位的一第一部分通过第一放电晶体管放电，并使一第二部分通过第二组放电。

权利要求

1.一种非易失性存储器装置，其特征在于，包括：

多个非易失性存储单元的一三维阵列，该三维阵列包括：

多个区块，各该区块包括：(1)该些非易失性存储单元的多个NAND串，该多个NAND串耦接至一位线；(2)一条或更多条字线，该一条或更多条字线与该些NAND串正交地排列，该一条或更多条字线在该些NAND串的表面与该一条或更多条字线之间的交叉点处建立起该些非易失性存储单元；

一第一组放电晶体管，该第一组放电晶体管设置在该三维阵列的一边缘处并耦接至一对应的位线，该第一组放电晶体管用于位线放电；以及一第二组放电晶体管，该第二组放电晶体管包括一个或更多个放电晶体管，该第二组放电晶体管设置成使得一位线电位的一第一部分通过该第一组放电晶体管放电，且使该位线电位的一第二部分通过该第二组放电晶体管放电。

2.根据权利要求1所述的非易失性存储器装置，其中该第二组放电晶体管耦接一预先定义的NAND串至位于该三维阵列下方的一基板，使该位线电位通过各该NAND串放电至该基板。

3.根据权利要求1所述的非易失性存储器装置，其中该第二组放电晶体管耦接至位于该第一组放电晶体管相对的一侧上的一位线，使该位线电位从各该NAND串的二侧放电。

4.根据权利要求1所述的非易失性存储器装置，其中该第二组放电晶体管是一单一共同晶体管，该单一共同晶体管耦接各该NAND串至位于该三维阵列下方的一基板，使该位线电位通过各该NAND串放电至该基板。

5.根据权利要求1所述的非易失性存储器装置，其中该第二组放电晶体管是多个放电晶体管，该些放电晶体管耦接多个NAND串存储单元中的每一个至位于该三维阵列下方的一基板，使该位线电位通过各该NAND串放电至该基板。

6.根据权利要求1所述的非易失性存储器装置，其中该第二组放电晶体管设置在该些位线的一中间点处或靠近该中间点，使该位线电位所需的最大放电距离减半。

7.根据权利要求1所述的非易失性存储器装置，其特征在于，还包括一第三组放电晶体管，其中该第二组放电晶体管设置在一较远的区块或该第一组放电晶体管相对的一侧，且该第三组放电晶体管设置在该三维阵列的中间处或靠近中间的一区块中。

8.根据权利要求1所述的非易失性存储器装置，其特征在于，还包括：

一控制电路，用于执行一位线复原操作，在该位线复原操作中，该位线放电至一地面电压位准。

9.根据权利要求1所述的非易失性存储器装置，其特征在于，还包括：

一控制电路，用于执行一位线复原操作，在该位线复原操作中，该位线放电至一地面电压位准。

10.一种编程一非易失性半导体存储器装置的方法，其特征在于，包括：

提供多个非易失性存储单元的一三维阵列，该三维阵列包括：

多个区块，各该区块包括：(1)该些非易失性存储单元的多个NAND串，该多个NAND串耦接至一位线；(2)一条或更多条字线，该一条或更多条字线与该些NAND串正交地排列，该一条或更多条字线在该些NAND串的表面与该一条或更多条字线之间的交叉点处建立起该些非易失性存储单元；

提供一第一组放电晶体管，该第一组放电晶体管设置在该三维阵列的一边缘处并耦接至一对应的位线，该第一组放电晶体管用于位线放电；

提供一第二组放电晶体管，该第二组放电晶体管包括一个或更多个放电晶体管，该第二组放电晶体管设置成使得一位线电位的一第一部分通过该第一组放电晶体管放电，且使该位线电位的一第二部分通过该第二组放电晶体管放电；以及执行一位线复原操作，在该位线复原操作中，该位线利用该第一组放电晶体管以及该第二组放电晶体管放电至一地面电压位准。

说明书

用以降低位线复原时间的非易失性存储器装置及编程方法

技术领域

[0001] 本发明的示范实施例是普遍地有关于一种非易失性存储器装置，且更特别地是有关于一种高密度非易失性存储器装置，存储单元的多个平面在此非易失性存储器装置中排列，以提供三维(3D)阵列。

背景技术

[0002] 对于传统的与非(NAND)或三维NAND芯片架构来说，在一页面缓冲器(Page-Buffer，PB)中的一感测放大器(Sense-Amplifier，SA)通常位于存储芯片的底部，且被用于感测自一位线(Bit-Line，BL)的低功率信号并放大电压，位线代表储存在一存储单元中的一数据位(例如0或1)。在编程与验证期间，位线可能需要完全复原，以使感测可靠。然而，当设计架构不断地缩减尺寸，位线电阻电容的延迟(resistive-capacitive delay，RC delay)变得更糟，导致需要更长的复原时间，而降低了存储芯片的表现。

[0003] 因此，有必要通过改善位线复原时间，以满足高性能的NAND闪存的需求，增加本领域中的非易失性存储器装置的表现。此外，改良的位线复原可使验证表现的准确度增加。

发明内容

[0004] 根据本发明的实施例，提供一种非易失性存储器装置，其可通过改善位线复原时间来增加一存储器装置的性能。

[0005] 在一些实施例中，可提供一种用以控制一非易失性存储器装置的装置，此装置包括一基板、非易失性存储单元的三维阵列、一第一组放电晶体管以及一第二组放电晶体管。此三维阵列包括数个区块，每一区块包括(1)非易失性存储单元的数条NAND串，每一NAND串耦接至一位线，(2)一条或更多条字线，此一条或更多条字线与这些NAND串正交地排列，此一条或更多条字线在这些NAND串的表面与一条或更多条字线之间的交叉点处建立起数个非易失性存储单元。第一组放电晶体管设置在三维阵列的一边缘处并耦接至一对应的位线，第一组放电晶体管用于位线放电。第二组放电晶体管包括一个或更多个放电晶体管，第二组放电晶体管设置成使得位线电位的一第一部分通过第一组放电晶体管放电，且使位线电位的一第二部分通过第二组放电晶体管放电。

[0006] 在一些实施例中，第二组放电晶体管耦接一预先定义的NAND串至基板，使位线电位通过NAND串放电至基板。在一些实施例中，第二组放电晶体管耦接至位于第一组放电晶体管相对的一侧上的一位线，使位线电位从NAND串的二侧放电。

[0007] 在一些实施例中，第二组放电晶体管是一单一共同晶体管，单一共同晶体管耦接NAND串至基板，使位线电位通过NAND串放电至基板。在一些实施例中，第二组放电晶体管是数个放电晶体管，这些放电晶体管耦接数个NAND串存储单元中的每一个至基板，使位线电位通过NAND串放电至基板。

[0008] 在一些实施例中，第二组放电晶体管设置在这些位线的一中间点处或靠近中间点，使位线电位所需的最大放电距离减半。在一些实施例中，装置进一步包括一第三组放电晶体管，其中第二组放电晶体管设置在一较远的区块或第一组放电晶体管相对的一侧，且第三组放电晶体管设置在三维阵列的中间处或靠近中间的一区块中。

[0009] 在一些实施例中，装置进一步包括一控制电路，其用于执行一位线复原操作，在位线复原操作中，位线放电至一地面电压位准。在一些实施例中，非易失性存储器装置包括一NAND闪存。在一些实施例中，三维阵列包括一漂浮栅极装置或一电荷捕捉装置中的一个。

[0010] 在一些实施例中，可提供一种非易失性存储器装置，此存储器装置包括非易失性存储单元的三维阵列、一第一组放电晶体管以及一第二组放电晶体管。三维阵列包括数个区块，每一区块包括(1)非易失性存储单元的数条NAND串，每一NAND串耦接至一位线，(2)一条或更多条字线，此一条或更多条字线与这些NAND串正交地排列，此一条或更多条字线在这些NAND串的表面与一条或更多条字线之间的交叉点处建立起数个非易失性存储单元。第一组放电晶体管设置在三维阵列的一边缘处并耦接至一对应的位线，第一组放电晶体管用于位线放电。第二组放电晶体管包括一个或更多个放电晶体管，第二组放电晶体管设置成使得位线电位的一第一部分通过第一组放电晶体管放电，且使位线电位的一第二部分通过第二组放电晶体管放电。

[0011] 在一些实施例中，第二组放电晶体管耦接一预先定义的NAND串至基板，使位线电位通过NAND串放电至基板。在一些实施例中，第二组放电晶体管耦接至位于第一组放电晶体管相对的一侧上的一位线，使位线电位从NAND串的二侧放电。

[0012] 在一些实施例中，第二组放电晶体管是一单一共同晶体管，单一共同晶体管耦接NAND串至基板，使位线电位通过NAND串放电至基板。在一些实施例中，第二组放电晶体管是数个放电晶体管，这些放电晶体管耦接数个NAND串存储单元中的每一个至基板，使位线电位通过NAND串放电至基板。

[0013] 在一些实施例中，第二组放电晶体管设置在这些位线的一中间点处或靠近中间点，使位线电位所需的最大放电距离减半。在一些实施例中，存储器装置进一步包括一第三组放电晶体管，其中第二组放电晶体管设置在一较远的区块或第一组放电晶体管相对的一侧，且第三组放电晶体管设置在三维阵列的中间处或靠近中间的一区块中。

[0014] 在一些实施例中，存储器装置进一步包括一控制电路，其用于执行一位线复原操作，在位线复原操作中，位线放电至一地面电压位准。在一些实施例中，非易失性存储器装置包括一NAND闪存。

[0015] 在一些实施例中，可提供一种编程一非易失性半导体存储器装置的方法，此方法包括提供数个非易失性存储单元的三维阵列、提供一第一组放电晶体管、提供一第二组放电晶体管以及执行一位线复原操作。此三维阵列包括数个区块，每一区块包括(1)非易失性存储单元的数条NAND串，每一NAND串耦接至一位线，(2)一条或更多条字线，此一条或更多条字线与这些NAND串正交地排列，此一条或更多条字线在这些NAND串的表面与一条或更多条字线之间的交叉点处建立起数个非易失性存储单元。第一组放电晶体管设置在三维阵列的一边缘处并耦接至一对应的位线，第一组放电晶体管用于位线放电。第二组放电晶体管包括一个或更多个放电晶体管，第二组放电晶体管设置成使得位线电位的一第一部分通过第一组放电晶体管放电，且使位线电位的一第二部分通过第二组放电晶体管放电。在位线复原操作中，这些位线利用第一组放电晶体管以及第二组放电晶体管放电至一地面电压位准。

[0016] 提供以上概述的目的仅用于总结一些示范实施例，以提供对本发明的一些方面有基本的了解。因此，应当理解的是，上述实施例仅为范例，且不应以任何方式解读为限缩本发明的范围或精神。应当理解的是，除了这里总结的部分外，本发明的范围还涵盖许多潜在的实施例，其中的一些将在下方进一步描述。

附图说明

[0017] 现将参照所附附图来描述本发明书中以一般的用语的特定示范实施例，附图中并不一定要按照比例绘制，其中：

[0018] 图1绘示根据本发明示范实施例的一半导体装置的区块图，包括一控制电路及一系列的非易失性存储器元件；

[0019] 图2A绘示根据本发明示范实施例的一传统的二维NAND结构的示意图；

[0020] 图2B绘示根据本发明示范实施例的二维NAND结构的一传统的三维应用；以及[0021] 图3绘示根据本发明示范实施例的一二维NAND结构的区块图；

[0022] 图4是根据本发明示范实施例的图，绘示编程/验证操作及一存储器装置的位线复原；

[0023] 图5绘示根据本发明示范实施例对应至绘示位线复原的图的一二维NAND结构的区块图；

[0024] 图6A绘示根据本发明示范实施例的一传统三维NAND结构；

[0025] 图6B绘示根据本发明示范实施例的图6A的二维透视图，具有一第一组放电晶体管；

[0026] 图7A绘示根据本发明示范实施例的一NAND结构的二维透视图；

[0027] 图7B绘示根据本发明示范实施例的一NAND结构的三维透视图；

[0028] 图8A至图8C绘示根据本发明示范实施例的一存储器阵列的区块图；

[0029] 图9绘示根据本发明示范实施例的所选择的区块的操作表格；

[0030] 图10A至图10B是根据本发明示范实施例的图，绘示位线复原时间的比较图；

[0031] 图11绘示根据本发明示范实施例的操作流程图，以改善非易失性存储器装置的位线复原；

[0032] 图12绘示根据本发明示范实施例的一NAND结构的示意图；

[0033] 图13绘示根据本发明示范实施例的范例性的垂直通道布局及区块的各种上视图；以及

[0034] 图14A及图14B绘示根据本发明示范实施例的范例性的放电晶体管布局的各种上视图。

[0035] 【符号说明】

[0036] 100：半导体装置；

[0037] 102：控制电路；

[0038] 104：非易失性存储器；

[0039] 305：存储器阵列区域；

[0040] 310a-310n：存储器阵列；

[0041] 315a-315n：字线译码器与驱动器区域；

[0042] 320a、320n、615a、615n、705A、1310、1320：区块；

[0043] 325：感测放大器与页面缓冲器区域；

[0044] 330：页面驱动器与缓冲器；

[0045] 335：周边与供给泵；

[0046] 340：数据输入/输出垫；

[0047] 605a、605n、620、710A-710N：垂直型通道阵列；

[0048] 610：箭头；

[0049] 625：感测放大器与页面缓冲器区域的晶体管；

[0050] 810：第一放电晶体管连接类型；

[0051] 820：第二放电晶体管连接类型；

[0052] 1105、1110、1115、1120、1125：操作；

[0053] 1410：放电晶体管；

[0054] BL、BLo、BLe、BL

、BL、BL1、BLn：位线；

[0055] CSL：共同源极线；

[0056] GND：接地；

[0057] GSL：接地选择线；

[0058] SSL、SSL<0>、SSL<1>、SSL<7>：串列选择线；

[0059] VPGM、VPASS、VDD：电压；

[0060] WL、WLn、WL0、WL23：字线。

具体实施方式

[0061] 本发明的一些实施例现将随后参照所附附图作更为完整的描述，附图中显示出本发明的一些实施例，但并显未示出所有的实施例。事实上，这些发明可以许多不同的形式中实施，因此不应限制在本文中所述的实施例；反而，这些实施例提供来使本发明书将满足适用的法律要求。本发明书中，相似的标号指的是相似的元件。

[0062] 这里所使用的「非易失性存储器装置」指的是一种即使当电源供应被移除之时也能够储存信息的半导体装置。非易失性存储器包括但不限于屏蔽只读存储器、可编程只读存储器、可抹除可编程只读存储器、电子可抹除可编程只读存储器，以及闪存。

[0063] 这里所使用的「基板」可包括任何在下面的材料或多种材料，一装置、一电路、一外延层或一半导体可形成在这些材料之上。一般而言，一基板可用来定义在一半导体装置之下、或甚至形成半导体装置的基底层的一层或多层。此基板可包括硅、掺杂硅、锗、硅锗、半导体化合物、或其它半导体材料中的一个或任何组合。

[0064] 现回到图1，提供一范例性的半导体装置100的区块图。此范例性的半导体装置皆包括一控制电路102及一系列的非易失性存储器104。控制电路102与每一非易失性存储器104沟通，并直接配置为读取、编程、抹除及其它施加至存储器元件的操作。反过来，每一非易失性存储器104可包括一存储单元矩阵，存储单元矩阵沿着列与行排列。举例来说，图2A绘示一传统二维NAND结构的示意图。

[0065] 矩阵中的每一存储单元包括一晶体管结构，晶体管结构具有一栅极、一漏极、一源极，及定义在漏极与源极之间的一通道。每一存储单元位于一字线与一位线之间的交界处，其中栅极连接至字线，漏极连接至位线，且源极连接至一源极线，而源极线又被连接至一公共接地。一传统快闪存储单元的栅极一般包括一双栅极结构，双栅极结构包括一控制栅极与一漂浮栅极，其中漂浮栅极在二个氧化层之间漂浮，以捕捉编程存储单元的电子。在一些实施例中，每一非易失性存储器104可包括一三维存储器。图2B绘示图2A所示的二维NAND结构的传统三维的应用。

[0066] <传统架构>

[0067] 从图2A中可见，在传统的NAND快闪架构中，存储单元连接成串(例如，典型地形成16或32的群组)。举例来说，绘示一范例性的存储单元矩阵。此存储单元矩阵是一非易失性存储器装置内的一区块的一部分(例如是连接到上方图1所描述的非易失性存储器104中的一个)。非易失性存储器装置的每一区块包括数条字线(绘示于图2A中的是WL至WLn)，数条字线相交于奇数与偶数位线的一序列。在图2A中，所绘示的部分区块绘示一条奇数位线(BLo)与二条偶数位线(BLe)。一存储单元位于一条字线与一条位线的每个交点处。由于绘示出有n条字线与三条位线，图2A绘示出总共3n个存储单元。

[0068] 二个所选的晶体管放置在堆叠的边缘处，以确保至地面(通过接地选择线(Ground Select Line，GSL))以及至位线(通过串列选择线(String Select Line，SSL))的连接。当一存储单元被读取时，它的栅极被设置为0伏特，此时堆叠的其它栅极以一高电压施加偏压(典型地为4至5伏特)，以使它们作为传输晶体管来运作，而不管它们的临界电压。一抹除的NAND快闪存储单元具有负的临界电压。相反地，一编程的存储单元具有正的临界电压，但在任何情况下小于4伏特。实现上，以0伏特驱动所选择的栅极，一旦寻址存储单元被抹除，所有存储单元系列将流入电流，否则存储单元一旦被编程，便没有电流流入。

[0069] 图2B绘示图2A所示的二维NAND结构的一传统三维应用。如图所示，每一NAND层(其中之一绘示于图2A中)包括数条字线(绘示于图2B中的是WL0至WL23)，数条字线相交于奇数与偶数位线的一序列(绘示于图2B中的是BL

至BL)。此外，每一NAND层包括一单一SSL(绘示于图2B中的是SSL<0>、SSL<1>以及SSL<7>)。

[0070] 图3绘示一传统NAND架构(例如高密度与简单的架构，具有大于65％的存储单元效率)。如图所示，NAND包括一存储器阵列区域305，存储器阵列区域305包括存储器阵列310a至310n、字线译码器与驱动器区域315a至315n、以及区块320a至320n。此外，NAND包括一感测放大器与页面缓冲器区域325，其包括一页面驱动器与缓冲器330。NAND还包括一周边与供给泵335以及一数据输入/输出垫340。

[0071] 图中可见，存储器阵列310a至310n的一些部分被放置在离感测放大器与页面缓冲器区域325较远的区域，而导致放电时间增加，例如使被放置在存储器阵列的这些部分的部分位线的放电时间增加。图4绘示包括数个轴的一位线放电示意图。尤其，位线轴显示一放电/位线复原图。如图所示，在一些实施例中，可能需要一更长的复原时间以使一位线稳定。在一些实施例中，当NAND结构的尺寸持续缩减，位线RC可能变得持续增加，这可能影响编程/验证/读取表现。此外，位线RC可能对于全位线(All Bit Line，ABL)封锁是关键的。

[0072] 图5绘示图4的相同的NAND架构，且更绘示位线放电距离与放电相关的时间。举例来说，如图所示，可执行在存储器阵列中的位线的放电，部分位线放置在远离及/或靠近感测放大器与页面缓冲器区域325。在一些实施例中，放电可能花费的时间可视从放电晶体管的距离而定。举例来说，如图所示，从较靠近感测放大器与页面缓冲器区域325的位置放电的时间显著少于从更远离感测放大器与页面缓冲器区域325的位置放电的时间。

[0073] 图6A绘示一传统NAND结构的三维图，传统NAND结构包括数条位线(所示的是BL1至BLn)以及一垂直型通道(Vertical Channel，VC)阵列(所示的是605a至605n)。如图所示，数条位线以及垂直型NAND或垂直型通道正交地排列。箭头610代表数条位线的放电。图6B绘示一传统NAND结构的二维图，NAND结构包括数条位线BL1至BLn以及数个沿着区块615a至615n排列的垂直型NAND阵列。每个区块包括垂直型通道阵列620。为了简化附图，每个垂直型通道阵列并不给予标号，但包含在一个区块中并与一条位线相交。此外，图6B绘示感测放大器与页面缓冲器区域(Sense Amplifier and Page Buffer，S/A PB)的晶体管625，其用以放电位线。再者，如图所示，有些位线被配置在离位于感测放大器与页面缓冲器区域325之中的晶体管较远的地方，而也许会使放电时间增加，例如使放置在存储器阵列的这些部分的部分位线的放电时间增加。

[0074] <发明的架构>

[0075] 在本文所揭露的一些实施例中，揭露可例如在三维NAND存储器中使用的改良放电晶体管设计的二种类型。每个改良放电晶体管设计可产生一个额外用以放电一位线的路径，因此位线电位可以更为迅速地恢复。举例来说，在一些实施例中，一个或更多的放电晶体管可被放置在存储器阵列的一侧上，并通过一NAND串至基板(连接共同源极线(CSL))来放电位线电位。在一些实施例中，一个或更多额外的放电晶体管可被放置在原本的感测放大器与页面缓冲器区域的晶体管的相对侧上，使位线电位可从存储器阵列的两侧放电。

[0076] 图7A绘示本发明的一示范实施例。特别地，图7A绘示数条与区块正交排列的位线，区块包括垂直型通道阵列。在位线的一端上，显示用以放电位线的感测放大器与页面缓冲器区域的晶体管625。此外，显示进一步从用以放电位线的感测放大器与页面缓冲器区域的晶体管625而被放置的存储器阵列的一侧的区块705A。区块705A包括垂直型通道阵列710A至710N，垂直型通道阵列710A至710N可作为位线放电使用，也可作为感测放大器与页面缓冲器区域的晶体管625使用。举例来说，如图7B所示，远离于感测放大器与页面缓冲器区域的晶体管的一垂直型通道阵列可作为一放电晶体管使用。图7B绘示图7A的三维视图，特别是区块705A，区块705A显示在NAND串/字线中的晶体管，尤其是区块705A的垂直型通道阵列710A至710N。在一些实施例中，放电字线驱动器晶体管在编程/验证/读取期间是关闭的，除了位线复原时间以外。如图所示，在一些实施例中，可使用一个或二个放电晶体管连接类型，一第一放电晶体管连接类型或一第二放电晶体管连接类型，参照图8A至图8C有更进一步的讨论。

[0077] 图8A绘示两种不同的放电晶体管连接类型(例如第一类型与第二类型)，其可提供于本发明的一些实施例中。特别地，图8A显示一存储器阵列，包括数个区块615a至615n。存储器阵列进一步显示一第一放电晶体管连接类型(只有放电)以及一第二放电晶体管连接类型。如图所示，例如在图8B中，在一些实施例中，可使用一第一放电晶体管连接类型810。第一放电晶体管连接类型810可作为耦接至各个垂直型通道阵列的一单一晶体管使用。而在其它实施例中，可使用一第二放电晶体管连接类型820。举例来说，图8C显示一第二放电晶体管连接类型820。第二放电晶体管连接类型820可作为耦接至各个垂直型通道阵列的一分离放电晶体管使用。

[0078] 图9显示一操作表格。如上所述，位线电压应于下一个针对例如是感测准确度以及速度担忧的操作可能执行前被放电或恢复至(或接近)地面位准。如图9所示，位线电压在例如是从一编程抑制操作的放电期间趋向0伏特。要做到这一点，字线晶体管可开启并设置为0伏特。在一第二区块中，一放电字线晶体管可开启并设为Vpass。也就是说，在第二区块中的一垂直型通道阵列可用来辅助位线放电。

[0079] 图10A及图10B显示波型图，绘示一传统方法的位线放电时间对本发明实施例的位线放电时间的比较图。在图10A中，显示例如是位线放电的传统方法的波型图，表示例如是上述的传统方法的位线放电时间具有一较长的放电/位线复原时间(例如0.1微秒至10微秒)。然而，如图10B中的波型图所示，表示本发明实施例可使位线在0.05微秒至5微秒间放电。

[0080] <操作>

[0081] 现回到图11，绘示显示所执行的操作的一流程图，以改善非易失性存储器装置中的位线复原。在操作1105中，提供一非易失性存储器装置。此非易失性存储器装置可包括一芯片上方控制电路，如图1所示。在一些实施例中，非易失性存储器装置也可包括一感测放大器与页面缓冲器，亦绘示于图1中。在操作1110里，可提供非易失性存储单元的三维阵列。在一些实施例中，三维阵列可包括数个区块。每个区块可接着包括非易失性存储单元的数条NAND串，每条NAND串耦接至一位线。每个区块可进一步包括一条或更多字线，一条或更多字线与数条NAND串正交地排列，且一条或更多字线在数条NAND串的表面与一条或更多字线间的交叉点处建立起非易失性存储单元。在操作1115里，可提供一第一放电开关，或在一些实施例中，可提供第一组放电晶体管。在一些实施例中，第一组放电晶体管可放置在三维阵列的一边缘处，并耦接至一对应的位线，第一组放电晶体管配置为位线放电。在一些示范实施例中，第一放电开关(或第一组放电晶体管)可位于一存储器装置或其它类似装置的一页面缓冲器区域中。

[0082] 在操作1120里，可提供一第二放电开关或一第二组放电晶体管。第二放电开关或第二组放电晶体管可包括一个或更多的放电晶体管。在一些实施例中，第二组放电晶体管可设置使位线电位的第一部分通过第一组放电晶体管放电，且使位线电位的第二部分通过第二组放电晶体管放电。

[0083] 在操作1125里，可执行一位线复原操作，位线是利用第一组放电晶体管与第二组放电晶体管而被放电至一接地电压位准。

[0084] <变化>

[0085] 应了解的是，为了清楚起见，虽本发明利用一垂直型通道阵列来描述，例如是远离感测放大器与页面缓冲器区域的晶体管625而被放置的垂直型通道阵列，如图12所示，非易失性存储器装置可利用一个共同晶体管来控制所有的存储单元串，或可利用二个或更多的晶体管来控制所有的存储单元串。举例来说，图12绘示一示范实施例，任何数量的晶体管可在位线放电中使用。也就是说，远离感测放大器与页面缓冲器区域的晶体管的垂直型通道阵列可作为额外的放电晶体管使用。放电字线驱动器晶体管于编程/验证/读取期间可关闭，除了位线复原时间以外，且可利用一个共同晶体管，以控制所有串，或可利用多个晶体管，以控制所有串。

[0086] 此外，虽然本发明一些实施例是使用一垂直型通道阵列来描述，例如是远离感测放大器与页面缓冲器区域的晶体管625而被放置的垂直型通道阵列，在本发明一些实施例中，可使用放置在其它地方的一个或更多垂直型通道阵列，例如是在中间或靠近存储器阵列中间而被放置的一个或更多垂直型通道阵列。举例来说，图13显示一示范实施例，位于存储器阵列中间里的一区块1320中的垂直型通道阵列可用于位线放电中。此外，虽本发明一些实施例显示一单一区块中的垂直型通道阵列作为一放电晶体管使用，在其它实施例中，任何数量的区块可提供垂直型通道阵列，垂直型通道阵列可作为放电晶体管使用。举例来说，图13显示从一区块1310的垂直型通道阵列以及在一区块1320中的垂直型通道阵列都可作为额外的放电晶体管使用，区块1310远离感测放大器与页面缓冲器区域的晶体管625而被放置，区块1320较为靠近感测放大器与页面缓冲器区域的晶体管625而被放置(例如在存储器阵列中间之中)。

[0087] 此外，应了解的是，为了清楚起见，虽本发明利用一垂直型通道阵列来描述，例如是远离感测放大器与页面缓冲器区域的晶体管625而被放置的垂直型通道阵列，在本发明一些实施例中，一第二组放电晶体管可被放置在存储器阵列的其它侧上。举例来说，图14A显示一传统架构，感测放大器与页面缓冲器区域的晶体管625放置在存储器阵列的一侧上，图14B绘示一实施例，放电晶体管1410可放置在不同侧上(例如在原本的感测放大器与页面缓冲器区域的晶体管625的相对侧)，使得位线放电的执行可只需要位线一半的距离。

[0088] 本文前述的发明的许多变形与其它实施例将在本领域中普通技术人员的脑海中浮现，这些发明对本领域具有前述内容与相关附图中所呈现的教导的益处。因此，应理解的是，本发明并不限于所揭露的特定实施例及其变形，且其它实施例是有意包括在所附的权利要求的范围之内。此外，虽然前述内容及相关附图描述元件及/或功能的特定范例性的组合的上下文中的示范实施例，应理解的是，元件及/或功能的不同组合可在不脱离所附的权利要求的范围的前提下，通过替代性的实施例来提供。在这方面，例如，元件及/或功能不同于以上特定描述的不同组合也被认为是可被列在所附的一些权利要求中。虽本文采用了特定的用语，然它们仅用于一般与描述性的意义，并非用以限制本发明。