多元件封装体及其制备方法

摘要

本发明公开了一种多元件封装体及其制造方法，该多元件封装体包含基板、至少两个元件区域、第一重布局层、外部晶片、多个第一连接件与导电接触。此两个元件区域是自基板形成，且基板具有相对的第一表面与第二表面。第一重布局层设置于第一表面上并电性连接至此两个元件区域，而外部晶片设置于第一重布局层上。此些第一连接件设置于第一重布局层与外部晶片之间，以连接第一重布局层与外部晶片。导电接触则自基板的第二表面朝第一表面延伸以电性连接元件区域。借此，本发明的多元件封装体及其制造方法，多元件封装体中的基板与元件区域之间不具有任何界面使元件区域能直接集成，降低元件区域断线或损坏的风险。

权利要求

1.一种多元件封装体，其包含：自基板形成的至少两个元件区域，且所述基板具有第一表面和与所述第一表面相对的第二表面；

第一重布局层，其设置于所述第一表面上，并电连接至所述两个元件区域；

外部晶片，其设置于所述第一重布局层上且至少通过所述第一重布局层电连接至所述两个元件区域；

多个第一连接件，其设置于所述第一重布局层与所述外部晶片之间以连接所述第一重布局层与所述外部晶片；以及导电接触，其自所述基板的所述第二表面朝所述第一表面延伸以电连接所述元件区域。

2.如权利要求1所述的多元件封装体，所述多元件封装体还包含多个第二连接件，其设置于所述第二表面下，且每个所述第二连接件接触所述导电接触。

3.如权利要求2所述的多元件封装体，其中所述第二连接件的直径大于所述第一连接件的直径。

4.如权利要求2所述的多元件封装体，其中所述第一连接件与所述第二连接件为焊球或焊接凸块。

5.如权利要求1所述的多元件封装体，还包含封胶层，其覆盖所述外部晶片与所述第一重布局层。

6.如权利要求1所述的多元件封装体，还包含：第二重布局层，其设置于所述第二表面下；以及多个第二连接件，其设置于所述第二重布局层下。

7.如权利要求6所述的多元件封装体，其中所述第一重布局层与所述第二重布局层中的每一者包含：多个金属层，所述多个金属层于一介电层中呈平行排列；以及多个导电柱，且所述导电柱电连接相邻的所述两个金属层。

8.如权利要求1所述的多元件封装体，其中所述元件区域包含：半导体元件；

层间介电层，其覆盖所述半导体元件；

内金属介电层，其位于所述层间介电层上；以及金属内连结构，其贯穿所述层间介电层与所述内金属介电层，且所述金属内连结构中的最上层金属层作为所述元件区域的导电垫。

9.如权利要求8所述的多元件封装体，其中所述导电接触接触所述元件区域的所述导电垫。

10.如权利要求8所述的多元件封装体，其中所述半导体元件为记忆体元件。

11.一种多元件封装体，其包含：至少两个元件区域，其设置于基板中；

第一重布局层，其设置于所述基板上；

外部晶片，其设置于所述第一重布局层上且至少通过所述第一重布局层电连接至所述两个元件区域；

第二重布局层，其设置于所述基板下；以及导电接触，其通过所述元件区域以连接所述第二重布局层与所述元件区域。

12.一种多元件封装体的制备工艺，其包含：提供晶圆，所述晶圆具有第一表面和与所述第一表面相对的第二表面，且所述晶圆具有在其中的至少两个元件区域；

在所述第一表面上形成第一重布局层，且所述第一重布局层电连接至所述两个元件区域；

在所述第一重布局层上形成多个第一连接件；

在所述第一连接件上配置外部晶片，且所述外部晶片至少通过所述第一重布局层和所述第一连接件电连接至所述两个元件区域；以及形成自所述第二表面朝所述第一表面延伸的导电接触，以使所述导电接触电连接至所述元件区域。

13.如权利要求12所述的多元件封装体的制备工艺，还包含：形成封胶层覆盖所述外部晶片；

在所述封胶层上形成暂时粘着层；

薄化所述晶圆；以及

移除所述暂时粘着层。

14.如权利要求13所述的多元件封装体的制备工艺，还包含：在所述第二表面下形成多个第二连接件，且所述第二连接件的直径大于所述第一连接件的直径。

15.如权利要求14所述的多元件封装体的制备工艺还包含：沿着一切割道切割所述晶圆以形成所述多元件封装体。

16.如权利要求13所述的多元件封装体的制备工艺，还包含：在所述第二表面下形成第二重布局层，且所述第二重布局层电连接至所述导电接触；

以及

在所述第二重布局层下形成多个第二连接件。

17.如权利要求16所述的多元件封装体的制备工艺，还包含：沿着一切割道切割所述晶圆以形成所述多元件封装体。

18.如权利要求16所述的多元件封装体的制备工艺，其中在所述第二表面下形成所述第二重布局层包含：形成覆盖所述第二表面的介电材料；

移除所述介电材料的一部分以形成暴露所述导电接触的开口；

在所述开口中形成导电柱；

在所述导电柱下形成金属层；以及图案化所述金属层。

19.如权利要求12所述的多元件封装体的制备工艺，其中形成自所述第二表面朝所述第一表面延伸的导电接触包含：移除所述晶圆的一部分以形成暴露所述元件区域的导电垫的穿孔；以及填充导电材料至所述穿孔中以形成所述导电接触。

20.如权利要求12所述的多元件封装体的制备工艺，其中在所述第一表面上形成所述第一重布局层包含：沉积覆盖所述第一表面的介电材料；

移除所述介电材料一部分以形成暴露所述晶圆中的所述元件区域的开口；

在所述开口中形成导电柱；

在所述导电柱上形成金属层；以及图案化所述金属层。

说明书

多元件封装体及其制备方法

技术领域

[0001] 本发明涉及一种多元件封装体及其制造方法。

背景技术

[0002] 随着半导体元件制造技术演进，半导体元件的电路密度不断增加且元件尺寸也进一步微缩，以得到高集成密度的半导体元件。如此一来，在半导体元件的尺寸减少与密度增加的情况下，对于封装技术的要求也对应地渐驱严苛。近年来随着对尺寸更小的电子装置需求的成长，对于半导体晶片需要更创新的封装技术。

[0003] 通常会制备多个元件于晶圆上，并以切割工艺将晶圆上的多个元件分离成独立的晶片。此些晶片会置放于乘载基板上，再进行封装工艺以集成多个晶片于一个封装体中。然而，在置放晶片于乘载基板上的过程中会产生震动，使得晶片易产生断线或损坏的问题并降低了封装体的良率。此外，使用乘载基板需耗费额外的成本，此更降低了封装工艺的效率。据此，业界亟需一种新颖的封装体结构及其制备方法以解决上述的问题。

发明内容

[0004] 本发明的目的在于提供一种多元件封装体及其制造方法，省略乘载基板的使用降低了多元件封装体的成本，从而封装工艺的效率更大幅增加并提升了多元件封装体的良率。

[0005] 本发明的一实施例是提供一种多元件封装体，其包含基板、至少两个元件区域、第一重布局层、外部晶片、多个第一连接件与导电接触。此两个元件区域是自基板形成，且基板具有相对的第一表面与第二表面。第一重布局层设置于第一表面上并电性连接至此两个元件区域，而外部晶片设置于第一重布局层上。此些第一连接件设置于第一重布局层与外部晶片之间，以连接第一重布局层与外部晶片。导电接触则自基板的第二表面朝第一表面延伸以电性连接元件区域。

[0006] 根据本发明一个或多个实施方式，多元件封装体还包含多个第二连接件设置于第二表面下，且每个第二连接件接触导电接触。

[0007] 根据本发明一个或多个实施方式，多元件封装体还包含封胶层覆盖外部晶片与第一重布局层。

[0008] 根据本发明一个或多个实施方式，第二连接件的直径大于第一连接件的直径。

[0009] 根据本发明一个或多个实施方式，第一连接件与第二连接件为焊球或焊接凸块。

[0010] 根据本发明一个或多个实施方式，多元件封装体还包含第二重布局层设置于第二表面下，以及多个第二连接件设置于第二重布局层下。

[0011] 根据本发明一个或多个实施方式，第一重布局层与第二重布局层各包含多个金属层与多个导电柱，此些金属层于介电层中呈平行排列，而导电柱则电性连接相邻的两个金属层。

[0012] 根据本发明一个或多个实施方式，元件区域包含半导体元件、层间介电层、内金属介电层与金属内连结构。层间介电层覆盖半导体元件，而内金属介电层位于层间介电层上。金属内连结构则贯穿层间介电层与内金属介电层，且金属内连结构中的最上层金属层作为元件区域的导电垫。

[0013] 根据本发明一个或多个实施方式，导电接触接触元件区域的导电垫。

[0014] 根据本发明一个或多个实施方式，半导体元件为记忆体元件。

[0015] 本发明的一实施例是提供一种多元件封装体，其包含基板、至少两个元件区域、第一重布局层、外部晶片、第二重布局层与导电接触。此两个元件区域设置于基板中，第一重布局层设置于基板上，而第二重布局层设置于基板下。外部晶片设置于第一重布局层上，而导电接触通过元件区域以连接第二重布局层与元件区域。

[0016] 本发明的一实施例是提供一种多元件封装体的制备方法，其包含下列步骤。先提供晶圆，其具有相对的第一表面与第二表面，以及至少两个元件区域于晶圆中。接着在第一表面上形成第一重布局层，且第一重布局层电性连接至两个元件区域。再于第一重布局层上形成多个第一连接件，并配置外部晶片于此些第一连接件上，以使外部晶片借由此些第一连接件电性连接至第一重布局层。还形成导电接触自第二表面朝第一表面延伸，以使导电接触电性连接至元件区域。

[0017] 根据本发明一个或多个实施方式，多元件封装体的制备方法还包含下列步骤。形成封胶层覆盖外部晶片，并在封胶层上形成暂时粘着层。接着在薄化晶圆后移除暂时粘着层。

[0018] 根据本发明一个或多个实施方式，多元件封装体的制备方法还包含在第二表面下形成多个第二连接件，且第二连接件的直径大于第一连接件的直径。

[0019] 根据本发明一个或多个实施方式，多元件封装体的制备方法还包含沿着一切割道切割晶圆以形成多元件封装体。

[0020] 根据本发明一个或多个实施方式，形成导电接触自第二表面朝第一表面延伸包含下列步骤。移除部分的晶圆以形成穿孔暴露元件区域的导电垫，接着填充导电材料至穿孔中以形成导电接触。

[0021] 根据本发明一个或多个实施方式，多元件封装体的制备方法还包含下列步骤。在第二表面下形成第二重布局层，且第二重布局层电性连接至此些导电接触，之后还在第二重布局层下形成多个第二连接件。

[0022] 根据本发明一个或多个实施方式，多元件封装体的制备方法还包含沿着一切割道切割晶圆以形成多元件封装体。

[0023] 根据本发明一个或多个实施方式，在第一表面上形成第一重布局层包含下列步骤。先沉积介电材料覆盖第一表面，并移除部分的介电材料以形成多个开口暴露晶圆中的此些元件区域。之后形成多个导电柱于此些开口中，并在此些导电柱上形成金属层后图案化此金属层。

[0024] 根据本发明一个或多个实施方式，在第二表面下形成第二重布局层包含下列步骤。先沉积介电材料覆盖第二表面，并移除部分的介电材料以形成多个开口暴露导电接触。之后在此些开口中形成多个导电柱，并在此些导电柱下形成金属层后图案化此金属层。

[0025] 与现有技术相比，本发明具有如下有益效果：本发明的多元件封装体及其制造方法，省略乘载基板的使用降低了多元件封装体的成本，从而封装工艺的效率更大幅增加并提升了多元件封装体的良率。

附图说明

[0026] 为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下：

[0027] 图1A为依据本发明的部分实施方式中一种多元件封装体的俯视图；

[0028] 图1B为依据本发明的部分实施方式中一种多元件封装体的仰视图；

[0029] 图1C为本发明的部分实施方式中，图1A与图1B的多元件封装体沿着AA剖线的剖视图；

[0030] 图1D为多元件封装体中的元件区域的放大图；

[0031] 图2A为依据本发明的部分实施方式中一种多元件封装体的俯视图；

[0032] 图2B为依据本发明的部分实施方式中一种多元件封装体的仰视图；

[0033] 图2C为本发明的部分实施方式中，图2A与图2B的多元件封装体沿着AA剖线的剖视图；

[0034] 图3A至图3E为依据本发明的部分实施方式中，图1A至图1C的多元件封装体在工艺各个阶段的剖视图；以及

[0035] 图4A至图4F为依据本发明的部分实施方式中，图2A至图2C的多元件封装体在工艺各个阶段的剖视图。

具体实施方式

[0036] 之后将以示例图式以详细描述本发明的各种实施方式，且在图式和说明书中使用相同的元件符号以指代相同或相似的部分。

[0037] 以下将以图式公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些现有惯用的结构与元件在图式中将以简单示意的方式绘示。

[0038] 请参阅图1A、图1B与图1C。图1A为依据本发明的部分实施方式中一种多元件封装体的俯视图，图1B为依据本发明的部分实施方式中一种多元件封装体的仰视图，而图1C为本发明的部分实施方式中，图1A与图1B的多元件封装体沿着AA剖线的剖视图。如图1C所示，一多元件封装体100包含基板110、至少两个元件区域120、第一重布局层130、外部晶片140、多个第一连接件150与多个第二连接件160。基板110具有第一表面112与第二表面114，且第一表面112相对于第二表面114。

[0039] 此些元件区域120是自基板110形成，因此元件区域120与基板110之间无任何介面(interface)。通常会切割晶圆以将其上的多个元件区域分离成独立的晶片，并将此些晶片置放于乘载基板上，因此会形成介面于乘载基板与晶片之间。接着再进行封装工艺以集成多个晶片于一个封装体中。然而在置放晶片于乘载基板上的过程中会产生震动，使得晶片易产生断线或损坏的问题并降低了封装体的良率。此外，使用乘载基板需花费额外的成本，此还降低了封装工艺的效率。相对于背景技术，本发明的多元件封装体100是以晶圆级(wafer-level)封装工艺所制备。晶圆级封装是指在形成此些元件区域120于晶圆中后，再封装与测试整片晶圆中的元件，之后再切割晶圆而形成图1A至图1C所示的多元件封装体100。值得注意的是，晶圆中的此些元件区域120在切割前即先进行直接集成，因此可省略使用乘载基板，且元件域120与基板110之间无任何界面。

[0040] 请同时参阅图1D，图1D绘示多元件封装体100中的元件区域120的放大图。如图1D所示，每个元件区域120包含半导体元件121、层间介电层(inter-layer dielectric(ILD)layer)124覆盖半导体元件121、内金属介电层(inter-metal dielectric(IMD)layer)126位于层间介电层124上、以及金属内连结构128贯穿层间介电层124与内金属介电层126以电性连接至半导体元件121。此外，每个元件区域120具有导电垫122，其为金属内连结构128的最上层金属层。在本发明的部分实施方式中，基板110是形成自晶圆，而晶圆的材质包含硅、锗、或其他的III-V族元素，但不以此为限。在本发明的其他实施方式中，半导体元件121为记忆体元件，但不以此为限，其他的半导体元件同样适用于本发明。

[0041] 继续参阅图1C，第一重布局层130设置于基板110的第一表面112上并电性连接至至少两个元件区域120。第一重布局层130与元件区域120的导电垫122接触，以使此些元件区域120借由第一重布局层130彼此电性连接。再参阅图1A，图1A绘示的多元件封装体100中具有四个元件区域120，而第一重布局层130电性连接这四个元件区域120。举例来说，元件区域120中的半导体元件121可为记忆体元件，且每一个元件区域120可提供2G(gigabyte)的储存容量。第一重布局层130则集成此四个元件区域120而达到8G的储存容量，但不以此为限。

[0042] 再者，第一重布局层130还可重新分配或重新定位信号至外部设备或输入/输出连结的配置处。第一重布局层130包含介电层132、多个金属层134与多个导电柱136。此些金属层134于介电层132中呈平行排列，而导电柱136同样位于介电层132中以电性连接相邻的两个金属层134。值得注意的是，金属层134还借由导电柱136以电性连接至元件区域120的导电垫122，因此可借由导电垫122、导电柱136与金属层134以电性连接至少两个元件区域120。此外，可依据设计需求预先决定金属层134的数量。在本发明的部分实施方式中，导电柱136与金属层134的材质包含铝、铜、或其组合，但不以此为限。其他合适的导电材料同样可用于形成导电柱136与金属层134。在本发明的其他实施方式中，介电层132的材质包含氧化硅、氮化硅、氮氧化硅、或其组合，但不以此为限。其他合适的绝缘材料同样可用于形成介电层132。

[0043] 继续参阅图1A与图1C，外部晶片140设置于第一重布局层130上，而多个第一连接件150位于第一重布局层130与外部晶片140之间以连接第一重布局层130与外部晶片140。如前所述，第一重布局层130是电性连接至至少两个元件区域120，而第一连接件150设置于第一重布局层130上并接触第一重布局层130。外部晶片140则设置于第一连接件150上并接触第一连接件150，因此外部晶片140能借由第一连接件150、第一重布局层130与导电垫122而电性连接至此些元件区域120。借此，外部晶片140即可接收元件区域120的信号并进行运算操作。

[0044] 在本发明的部分实施方式中，多元件封装体100还包含封胶层170覆盖第一重布局层130与外部晶片140，以保护外部晶片140并避免多元件封装体100的翘曲。在本发明的其他部分实施方式中，封胶层170的材质可包含环氧树酯。

[0045] 继续参阅图1C，导电接触116自基板110的第二表面114朝第一表面112延伸以电性连接元件区域120。具体而言，导电接触116接触元件区域120的导电垫122。同时参阅图1D，导电接触116通过层间介电层124与内金属介电层126以接触导电垫122。值得注意的是，导电接触116不会与元件区域120中的半导体元件121接触，以避免错误的电性连接。在本发明的部分实施方式中，导电接触可与金属内连结构128中的任意一个金属层接触。

[0046] 继续参阅图1B与图1C，多个第二连接件160设置于基板110的第二表面114下，且每一个第二连接件160分别与此些导电接触116接触，以使外部晶片140产生的运算结果借由第一连接件150、第一重布局层130、导电垫112与导电接触116传输至第二连接件160。此些第二连接件160还传输运算结果至其他的外部装置，例如印刷电路板。在本发明的部分实施方式中，第二连接件160的直径大于第一连接件150的直径。在本发明的部分实施方式中，第一连接件150与第二连接件160可为材质为锡的焊球或焊接凸块，但不以此为限。

[0047] 继续参阅图2A、图2B与图2C。图2A为依据本发明的部分实施方式中一种多元件封装体的俯视图，图2B为依据本发明的部分实施方式中一种多元件封装体的仰视图，而图2C为本发明的部分实施方式中，图2A与图2B的多元件封装体沿着AA剖线的剖视图。如图2C所示，多元件封装体100与多元件封装体200之间的差别在于，多元件封装体200还包含第二重布局层270于第二表面114下，而第二连接件160则设置于第二重布局层270下并接触第二重布局层270。

[0048] 第二重布局层270包含介电层272、多个金属层274与多个导电柱276。此些金属层274于介电层272中呈平行排列，而导电柱276同样位于介电层272中以电性连接相邻的两个金属层274。值得注意的是，金属层274还借由导电柱276以电性连接至导电接触116。此外，还可依据设计需求预先决定导电层274的数量。如前所述，第二连接件160是接触第二重布局层270，因此外部晶片140产生的运算结果能借由第一连接件150、第一重布局层130、导电垫112、导电接触116与第二重布局层270而传输至第二连接件160。此些第二连接件160还传输运算结果至其他的外部装置。重要的是，借由第二重布局层270的设置，第二连接件160的布局可更为弹性。

[0049] 比较图1C与图2C，在多元件封装体200中，第二连接件160在第二表面114下的密集度大于多元件封装体100中第二连接件160在第二表面114下的密集度。具体而言，多元件封装体100中的每个第二连接件160是对应至一个导电接触116。相对的，多元件封装体200中的第二重布局层270能重新分配电路径，并因此增加了可设置第二连接件160的空间，以提升其密集度。借此，具有较高密集度的第二连接件160还提高多元件封装体200与印刷电路板之间的电性连接性质。

[0050] 请参阅图3A至图3E以清楚理解图1A至图1C中的多元件封装体100的制备方法。图3A至图3E为依据本发明的部分实施方式中，图1C的多元件封装体在工艺各个阶段的剖视图。

[0051] 先参阅图3A，提供晶圆300，其具有相对的第一表面112与第二表面114，以及至少两个元件区域120于晶圆300中。之后在第一表面112上形成第一重布局层130，且第一重布局层130电性连接至此两个元件区域120。如之前在图1D中所述，每个元件区域120包含半导体元件121、层间介电层124覆盖半导体元件121、内金属介电层126位于层间介电层124上、以及金属内连结构128贯穿层间介电层124与内金属介电层126以电性连接至半导体元件121。此外，每个元件区域120具有导电垫122，其为金属内连结构128的最上层金属层。第一重布局层130是以下列的步骤所形成。先沉积介电材料以覆盖第一表面112，接着使用微影蚀刻工艺移除部分的介电材料，借此形成多个开口以暴露晶圆300中的元件区域120。具体而言，每个开口是对应至元件区域120的一个导电垫122。之后在此些开口中形成多个导电柱136，再于导电柱136上形成金属层134，并依据布局设置(layout design)图案化金属层
134以电性连接至少两个元件区域120。上述的步骤可重多次以制备得第一重布局层130，其具有多个金属层134于介电层132中，且可依据设计需求预先决定金属层134的数量。

[0052] 参阅图3B，在第一重布局层130上形成多个第一连接件150，并配置外部晶片140于此些第一连接件150上。可使用回焊工艺以在第一重布局层130上形成此些第一连接件150，接着再形成外部晶片140接触此些第一连接件150。外部晶片140借由第一连接件150、第一重布局层130与导电垫122电性连接至多个元件区域120，借此外部晶片140即可接收此些元件区域120的信号并进行运算操作。此外，还形成封胶层170以覆盖第一重布局层130与外部晶片140，借此保护外部晶片140并避免晶圆300的翘曲。在本发明的部分实施方式中，封胶层170的材质可包含环氧树酯。

[0053] 继续参阅图3C，在封胶层170上形成暂时粘着层310，并薄化晶圆300以减少其厚度，以让最后形成的多元件封装体具有较小的尺寸。暂时粘着层310具有乘载层314与粘着层312，其中暂时粘着层310能减少薄化工艺中产生的应力，因此降低了晶圆破裂的风险。在本发明的部分实施方式中，暂时粘着层310为胶带。在本发明的部分实施方式中，晶圆300是以化学机械研磨(chemical mechanical polishing)工艺进行薄化。

[0054] 继续参阅图3D，形成导电接触116自第二表面114朝第一表面112延伸，以使导电接触116电性连接至元件区域120。具体而言，在此步骤中先移除部分的晶圆300以形成穿孔自第二表面114朝第一表面112延伸以暴露导电垫112。接着再填充导电材料至此穿孔中而形成电性连接至导电垫112的导电接触116。在本发明的部分实施方式中，是以微影蚀刻工艺移除部分的晶圆300以形成穿孔。在本发明的其他部分实施方式中，导电接触116的材质包含铜、铝、或其组合，但不以此为限。在形成导电接触116后即可移除暂时粘着层310。可使用合适的溶剂消除粘着层312的粘性以分离暂时粘着层310与晶圆300。在本发明的部分实施方式中，在形成导电接触116前即先移除暂时粘着层310。

[0055] 接者参阅图3E，在第二表面114下形成多个第二连接件160，之后再沿着切割道320切割晶圆300以形成多个如图2A至图2C所示的多元件封装体100。在此步骤中是使用回焊工艺以在第二表面114下形成多个第二连接件160，且每个第二连接件160均接触一个导电接触116。之后再延着切割道320切割晶圆300以形成独立的多元件封装体100。值得注意的是，切割道320不会通过第一重布局层130中的金属层134，以避免第一重布局层130的断线。在本发明的其他部分实施方式中，多元件封装体100还借由第二连接件160连接至印刷电路板，而外部晶片140产生的运算结果即可借由第一连接件150、第一重布局层130以及第二连接件160传输至印刷电路板。

[0056] 请参阅图4A至图4F以清楚理解图2A至图2C中的多元件封装体200的制备方法。图4A至图4F为依据本发明的部分实施方式中，图2A至图2C的多元件封装体在工艺各个阶段的剖视图。

[0057] 先参阅图4A，提供晶圆400，其具有相对的第一表面112与第二表面114，以及至少两个元件区域120于晶圆400中。之后在第一表面112上形成第一重布局层130，且第一重布局层130电性连接至此两个元件区域120。如先前在图1D中所述，每个元件区域120包含半导体元件121、层间介电层124覆盖半导体元件121、内金属介电层126位于层间介电层124上、以及金属内连结构128贯穿层间介电层124与内金属介电层126，以电性连接至半导体元件121。此外，每个元件区域120具有导电垫122，其为金属内连结构128的最上层金属层。形成第一重布局层130的步骤已在图3A中叙述，因此在此不再赘述细节。

[0058] 参阅图4B，在第一重布局层130上形成多个第一连接件150，并配置外部晶片140在此些第一连接件150上。可使用回焊工艺以在第一重布局层130上形成此些第一连接件150，接着再形成外部晶片140接触此些第一连接件150。外部晶片140借由第一连接件150、第一重布局层130与导电垫122电性连接至多个元件区域120，使外部晶片140可接收此些元件区域120的信号并进行运算操作。此外，还形成封胶层170以覆盖第一重布局层130与外部晶片140，借此保护外部晶片140并避免晶圆400的翘曲。在本发明的部分实施方式中，封胶层170的材质可包含环氧树酯。

[0059] 继续参阅图4C，在封胶层170上形成暂时粘着层310，并薄化晶圆400以减少其厚度，以让最后形成的多元件封装体具有较小的尺寸。暂时粘着层310具有乘载层314与粘着层312，其中暂时粘着层310能减少薄化工艺中产生的应力，因此降低了晶圆破裂的风险。在本发明的部分实施方式中，暂时粘着层310为胶带。在本发明的部分实施方式中，晶圆400是以化学机械研磨(chemical mechanical polishing)工艺进行薄化。

[0060] 继续参阅图4D，形成导电接触116自第二表面114朝第一表面112延伸，以使导电接触116电性连接至元件区域120。形成导电接触116的步骤已在图3D中叙述，因此在此不再赘述细节。在形成导电接触116后即可移除暂时粘着层310。可使用合适的溶剂消除粘着层312的粘性以分离暂时粘着层310与晶圆400。在本发明的部分实施方式中，在形成导电接触116前即先移除暂时粘着层310。

[0061] 继续参阅图4E，在第二表面114下形成第二重布局层270。第二重布局层270是以下列的步骤所形成。先沉积介电材料以覆盖第二表面114，接着使用微影蚀刻工艺移除部分的介电材料，借此形成多个开口，且每个开口是对应至一个导电接触116。之后分别在此些开口中形成多个导电柱276，再于导电柱276下形成金属层274，并依据布局设置(layout design)图案化金属层274。上述的步骤可重多次以制备得第二重布局层270，其具有多个金属层274在介电层272中，且可依据设计需求预先决定导电层274的数量。

[0062] 继续参阅图4F，在第二重布局层270下形成多个第二连接件160，再沿着一切割道420切割晶圆400以形成图2A至图2C所示的多元件封装体200。先使用回焊工艺以在第二重布局层270下形成此些第二连接件160，且每个第二连接件160均接触第二重布局层270中的金属层274。之后再沿着切割道420切割晶圆400以形成多个独立的多元件封装体200。值得注意的是，切割道420不会通过第一重布局层130中的金属层134与第二重布局层270中的金属层274，以避免第一重布局层130与第二重布局层270的断线。在本发明的其他部分实施方式中，多元件封装体200还借由第二连接件160连接至印刷电路板，而外部晶片140产生的运算结果即可借由第一连接件150、第一重布局层130、导电接触116以及第二连接件160传输至印刷电路板。

[0063] 由上述本发明的实施方式可知，本发明优于现有的封装体结构及制备方法，并总结此些优点如下。本发明提供一种多元件封装体及其制造方法，晶圆级封装工艺，以集成至少两个元件区域于一个多元件封装体中，而不需使用任何乘载基板，因此多元件封装体中的基板与元件区域之间不具有任何界面。再者，晶圆中的元件区域是直接集成而可降低元件区域断线或损坏的风险。总结以上数点，省略乘载基板的使用降低了多元件封装体的成本，而封装工艺的效率更大幅增加并提升了多元件封装体的良率。

[0064] 本发明已经相当详细地描述某些实施方式，但其他的实施方式也为可能的。因此，权利要求的精神和范筹不应限于本文所描述的实施方式。

[0065] 虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。