存储器单元器件及其制造方法

摘要

本发明公开了一种存储器单元器件，包括：栅极ONO层，栅电极材料层和侧墙，源区和漏区分别和对应的侧墙自对准，栅电极材料层和两侧的源漏区完全没有交叠；沟道区包括被栅电极材料层覆盖的栅控沟道区和栅控沟道区两侧的导通沟道区；导通沟道区和对应的源区或漏区相交叠并用于实现栅控沟道区的沟道和源漏区之间的连接；通过调节源区和漏区之间的间距和栅电极材料层的宽度的比值以及导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。本发明还公开了一种存储器单元器件的制造方法。本发明能极大地改善漏极干扰，并且能保证存储器件的编程、擦除、读的操作的特性基本不变，能不改变单元器件的面积。

权利要求

1.一种存储器单元器件，其特征在于，存储器单元器件的存储管包括：

栅极ONO层，由形成于第一导电类型掺杂的半导体衬底表面的底部氧化层、中间氮化层和顶部氧化层叠加形成；

在所述栅极ONO层的表面形成有栅电极材料层和侧墙，所述侧墙位于所述栅电极材料层的两侧面；

在所述栅电极材料层的两侧的所述侧墙外的所述半导体衬底表面形成有源区和漏区，所述源区和所述漏区分别和对应的所述侧墙自对准，所述源区和所述漏区都由第二导电类型重掺杂区组成；

在从所述源区到所述漏区的方向上，所述栅电极材料层的宽度小于所述源区和所述漏区之间的间距，所述栅电极材料层和两侧的所述源区和所述漏区完全没有交叠；所述源区和所述漏区之间形成有沟道区，所述沟道区包括被所述栅电极材料层覆盖的栅控沟道区和位于所述栅控沟道区两侧的导通沟道区；

所述导通沟道区具有第二导电掺杂类型掺杂，所述导通沟道区的掺杂浓度小于所述源区或所述漏区的掺杂浓度，所述导通沟道区的结深小于所述源区或所述漏区的结深；所述导通沟道区和对应的所述源区或所述漏区相交叠并用于实现所述栅控沟道区的沟道和所述源区或所述漏区之间的连接；

通过增加所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值以及增加所述导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。

2.如权利要求1所述的存储器单元器件，其特征在于：通过调节所述侧墙的宽度调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值。

3.如权利要求1所述的存储器单元器件，其特征在于：所述存储器单元器件为耗尽型SONOS器件，所述栅控沟道区具有第二导电掺杂类型掺杂，所述栅控沟道区和所述导通沟道区连接成一整体且采用相同的工艺同时形成。

4.如权利要求3所述的存储器单元器件，其特征在于：所述沟道区通过在所述栅极ONO层形成前通过全面注入形成于所述半导体衬底表面。

5.如权利要求1所述的存储器单元器件，其特征在于：所述存储器单元器件为增强型SONOS器件，所述栅控沟道区具有第一导电掺杂类型掺杂。

6.如权利要求5所述的存储器单元器件，其特征在于：所述栅控沟道区由第一导电掺杂类型掺杂的所述半导体衬底表面直接组成；所述导通沟道区通过在所述栅电极材料层形成后采用带倾角的离子注入形成。

7.如权利要求1所述的存储器单元器件，其特征在于：所述半导体衬底为硅衬底。

8.如权利要求7所述的存储器单元器件，其特征在于：所述底部氧化层为淀积氧化硅层，所述中间氮化层为氮化硅层，所述顶部氧化层为氧化硅层。

9.如权利要求7所述的存储器单元器件，其特征在于：所述栅电极材料层为多晶硅栅。

10.权利要求9所述的存储器单元器件，其特征在于：所述侧墙由形成于所述多晶硅栅侧面的侧墙ONO层组成，所述侧墙ONO层包括依次叠加于所述多晶硅栅侧面的第一氧化硅层、第二氮化硅层和第三氧化硅层。

11.如权利要求10所述的存储器单元器件，其特征在于：所述存储器单元器件还包括halo注入区和LDD区，所述halo注入区和LDD区都和所述侧墙ONO层中的第二氮化硅层的侧面自对准，通过调节所述第一氧化硅层和所述第二氮化硅层的宽度使所述halo注入区和LDD区外移。

12.如权利要求10所述的存储器单元器件，其特征在于：所述源区和所述漏区分别和对应的所述侧墙的所述第三氧化硅层自对准，通过调节所述第一氧化硅层、所述第二氮化硅层和所述第三氧化硅层的宽度调节所述源区和所述漏区之间的间距。

13.如权利要求1至12中任一权利要求所述的存储器单元器件，其特征在于：所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型；或者，所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。

14.一种存储器单元器件的制造方法，其特征在于，形成存储器单元器件的存储管的步骤包括：步骤一、在第一导电类型掺杂的半导体衬底表面形成由底部氧化层、中间氮化层和顶部氧化层叠加而成的栅极ONO层；

在所述栅极ONO层的表面形成栅电极材料层；

在所述半导体衬底表面形成沟道区，所述沟道区包括所述沟道区包括被所述栅电极材料层覆盖的栅控沟道区和位于所述栅控沟道区两侧的导通沟道区；

步骤二、在所述栅电极材料层的两侧面形成侧墙；

步骤三、进行第二导电类型重掺杂注入在所述栅电极材料层的两侧的所述侧墙外的所述半导体衬底表面形成源区和漏区，所述源区和所述漏区分别和对应的所述侧墙自对准；

在从所述源区到所述漏区的方向上，所述栅电极材料层的宽度小于所述源区和所述漏区之间的间距，所述栅电极材料层和两侧的所述源区和所述漏区完全没有交叠；所述沟道区位于所述源区和所述漏区之间；

所述导通沟道区具有第二导电掺杂类型掺杂，所述导通沟道区的掺杂浓度小于所述源区或所述漏区的掺杂浓度，所述导通沟道区的结深小于所述源区或所述漏区的结深；所述导通沟道区和对应的所述源区或所述漏区相交叠并用于实现所述栅控沟道区的沟道和所述源区或所述漏区之间的连接；

通过增加所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值以及增加所述导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。

15.如权利要求14所述的存储器单元器件的制造方法，其特征在于：通过调节所述侧墙的宽度调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值。

16.如权利要求14所述的存储器单元器件的制造方法，其特征在于：所述存储器单元器件为耗尽型SONOS器件，所述栅控沟道区具有第二导电掺杂类型掺杂，所述栅控沟道区和所述导通沟道区连接成一整体且采用相同的工艺同时形成。

17.如权利要求16所述的存储器单元器件的制造方法，其特征在于：所述沟道区通过在所述栅极ONO层形成前通过全面注入形成于所述半导体衬底表面。

18.如权利要求14所述的存储器单元器件的制造方法，其特征在于：所述存储器单元器件为增强型SONOS器件，所述栅控沟道区具有第一导电掺杂类型掺杂。

19.如权利要求18所述的存储器单元器件的制造方法，其特征在于：所述栅控沟道区由第一导电掺杂类型掺杂的所述半导体衬底表面直接组成；所述导通沟道区通过在所述栅电极材料层形成后采用带倾角的离子注入形成。

20.如权利要求14所述的存储器单元器件的制造方法，其特征在于：所述半导体衬底为硅衬底。

21.如权利要求20所述的存储器单元器件的制造方法，其特征在于：所述底部氧化层为淀积氧化硅层，所述中间氮化层为氮化硅层，所述顶部氧化层为氧化硅层。

22.如权利要求20所述的存储器单元器件的制造方法，其特征在于：所述栅电极材料层为多晶硅栅。

23.权利要求22所述的存储器单元器件的制造方法，其特征在于：所述侧墙由形成于所述多晶硅栅侧面的侧墙ONO层组成，所述侧墙ONO层包括依次叠加于所述多晶硅栅侧面的第一氧化硅层、第二氮化硅层和第三氧化硅层。

24.如权利要求23所述的存储器单元器件的制造方法，其特征在于：所述存储器单元器件还包括halo注入区和LDD区，所述halo注入区和LDD区都和所述侧墙ONO层中的第二氮化硅层的侧面自对准且都是在所述侧墙ONO层中的所述第二氮化硅层形成之后采用离子注入工艺形成，通过调节所述第一氧化硅层和所述第二氮化硅层的宽度使所述halo注入区和LDD区外移。

25.如权利要求23所述的存储器单元器件的制造方法，其特征在于：所述源区和所述漏区分别和对应的所述侧墙的所述第三氧化硅层自对准，通过调节所述第一氧化硅层、所述第二氮化硅层和所述第三氧化硅层的宽度调节所述源区和所述漏区之间的间距。

26.如权利要求14至25中任一权利要求所述的存储器单元器件的制造方法，其特征在于：所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型；或者，所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。

说明书

存储器单元器件及其制造方法

技术领域

[0001] 本发明涉及半导体集成电路制造领域，特别是涉及一种存储器单元器件；本发明还涉及一种存储器单元器件的制造方法。

背景技术

[0002] 存储器(Memory)包括由多个单元(Cell)器件组成的阵列结构，在非挥发性存储器的单元器件一般采用SONOS器件，SONOS器件中ONO分别代表底部氧化层，中间氮化层和顶部氧化层，栅极ONO层的底部为半导体衬底如硅衬底，半导体衬底用S表示；栅极ONO层的顶部为栅电极材料层，栅电极材料层一般采用多晶硅栅，故也用S表示；各英文字母合起来一起表示SONOS器件。其中，底部氧化层为隧穿氧化层，用于实现存储单元的隧穿编程和擦除；中间氮化层的缺陷能够进行电荷存储即中间氮化层为电荷存储层；顶部氧化层为阻挡氧化层(Blocking Oxide)，通过顶部多晶硅栅所加电压实现对电荷的存储或沟道的形成的控制。

[0003] SONOS器件的栅极ONO层以及顶部多晶硅栅两侧的半导体衬底表面中形成有源区和漏区，现有结构中，源区和漏区都是重掺杂且具有一定的结深，源区和漏区往往会横向扩散到多晶硅栅的底部从而会出现多晶硅栅和两侧的源区和漏区交叠的情形。多晶硅栅和两侧的源区和漏区交叠容易形成漏极干扰(Drain disturb)。对于漏极干扰，现说明如下：

[0004] 由于存储器是由单元器件组成的阵列结构，阵列结构中同一列或行相应的电极线会连接在一起，在对一个单元器件进行编程时需要在对应电极线加相应的电压，所加电压会对相邻的单元器件产生影响，当相邻单元的漏极电压过高而栅极电压较低时，该相邻单元器件的漏栅电压差会使其存储的电荷发生泄漏，减少保存时间，根据附图1详细说明如下：如图1所示，是现有存储器的单元器件的阵列图；仅画出了四个相邻的单元器件，每个单元为2T结构，即每个单元器件包含两个晶体管，一个为存储管601，另一个为选择管602，这里仅是以2T结构来说明漏极干扰，单元器件也能为其它结构如1T。每一行的存储管601的栅极都连接到对应行的字线WLS，每一行的选择管602的栅极都连接到对应行的字线WL，存储器件还由相应的全局字线GlobalWLS，每一列的存储管601的漏极都连接到对应的位线BL，存储管601的源极连接相应的选择管602的漏极，每一列的选择管602的源极连接对应的源极线SRC。四个相邻的单元器件分别用Target，A，B，C表示，Target对应的单元器件为编程所对应的目标单元，A表示和Target相邻且同行的单元器件，C表示和Target相邻且同列的单元器件，B表示行和C相同、列和A相同的单元器件。为了举例说明漏极干扰，现在举一个具体的编程所对应的电压参数来说明，在实际情形中，各电压参数的大小可以根据实际情况改变，这里仅仅用于说明漏极干扰，如下面的表一所示：表一中Operation表示对应的操作，操作有三种，一种为擦除即Erase，一种为编程即Program，一种为读取即Read；Cell表示对应的单元器件，具体的各单元分别对应于图1中的Target，A，B，C；VWL表示图1中字线WL所加的电压；VWLS/VG，表示VWLS对应于存储管601的栅极电压VG，也即图1中字线WLS的电压；VSL表示图1中的源极线SRC的电压；VBL/VD中的VBL对应于存储管601的漏极电压VD，也即为图1中的位线电压；VBPW/VB表示衬底电极电压；Disturb表示发生干扰的单元器件。表一中电压的单位都为V。由表一所示可知，当对Target进行Program时，B所对应的单元器件的VWLS即栅极电压VG为-4.5V～-2.0V，而VBL即漏极电压VD为0.6V～2.1V，这样会使得B所对应的单元器件的VD和VG的电压差较大，从而容易产生漏极干扰，也即如果B存储单元长期处在该偏压下，存储在B单元的中电荷会由于电荷的隧穿作用而流失掉，从而使得存储数据出错。在表一中用Drain Disturb表示。

[0005] 表一

[0006]

发明内容

[0007] 本发明所要解决的技术问题是提供一种存储器单元器件，能极大地提高抗漏极干扰的能力。为此，本发明还提供一种存储器单元器件的制造方法。

[0008] 为解决上述技术问题，本发明提供的存储器单元器件的存储管包括：

[0009] 栅极ONO层，由形成于第一导电类型掺杂的半导体衬底表面的底部氧化层、中间氮化层和顶部氧化层叠加形成。

[0010] 在所述栅极ONO层的表面形成有栅电极材料层和侧墙，所述侧墙位于所述栅电极材料层的两侧面。

[0011] 在所述栅电极材料层的两侧的所述侧墙外的所述半导体衬底表面形成有源区和漏区，所述源区和所述漏区分别和对应的所述侧墙自对准，所述源区和所述漏区都由第二导电类型重掺杂区组成。

[0012] 在从所述源区到所述漏区的方向上，所述栅电极材料层的宽度小于所述源区和所述漏区之间的间距，所述栅电极材料层和两侧的所述源区和所述漏区完全没有交叠；所述源区和所述漏区之间形成有沟道区，所述沟道区包括被所述栅电极材料层覆盖的栅控沟道区和位于所述栅控沟道区两侧的导通沟道区。

[0013] 所述导通沟道区具有第二导电掺杂类型掺杂，所述导通沟道区的掺杂浓度小于所述源区或所述漏区的掺杂浓度，所述导通沟道区的结深小于所述源区或所述漏区的结深；所述导通沟道区和对应的所述源区或所述漏区相交叠并用于实现所述栅控沟道区的沟道和所述源区或所述漏区之间的连接。

[0014] 通过调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值以及所述导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。

[0015] 进一步的改进是，通过调节所述侧墙的宽度调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值。

[0016] 进一步的改进是，所述存储器单元器件为耗尽型SONOS器件，所述栅控沟道区具有第二导电掺杂类型掺杂，所述栅控沟道区和所述导通沟道区连接成一整体且采用相同的工艺同时形成。

[0017] 进一步的改进是，所述沟道区通过在所述栅极ONO层形成前通过全面注入形成于所述半导体衬底表面。

[0018] 进一步的改进是，所述存储器单元器件为增强型SONOS器件，所述栅控沟道区具有第一导电掺杂类型掺杂。

[0019] 进一步的改进是，所述栅控沟道区由第一导电掺杂类型掺杂的所述半导体衬底表面直接组成；所述导通沟道区通过在所述栅电极材料层形成后采用带倾角的离子注入形成。

[0020] 进一步的改进是，所述半导体衬底为硅衬底。

[0021] 进一步的改进是，所述底部氧化层为淀积氧化硅层，所述中间氮化层为氮化硅层，所述顶部氧化层为氧化硅层。

[0022] 进一步的改进是，所述栅电极材料层为多晶硅栅。

[0023] 进一步的改进是，所述侧墙由形成于所述多晶硅栅侧面的侧墙ONO层组成，所述侧墙ONO层包括依次叠加于所述多晶硅栅侧面的第一氧化硅层、第二氮化硅层和第三氧化硅层。

[0024] 进一步的改进是，所述存储器单元器件还包括halo注入区和LDD区，所述halo注入区和LDD区都和所述侧墙ONO层中的第二氮化硅层的侧面自对准，通过调节所述第一氧化硅层和所述第二氮化硅层的宽度使所述halo注入区和LDD区外移。

[0025] 进一步的改进是，所述源区和所述漏区分别和对应的所述侧墙的所述第三氧化硅层自对准，通过调节所述第一氧化硅层、所述第二氮化硅层和所述第三氧化硅层的宽度调节所述源区和所述漏区之间的间距。

[0026] 进一步的改进是，所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型；或者，所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。

[0027] 为解决上述技术问题，本发明提供的存储器单元器件的制造方法中形成存储器单元器件的存储管的步骤包括：

[0028] 步骤一、在第一导电类型掺杂的半导体衬底表面形成由底部氧化层、中间氮化层和顶部氧化层叠加而成的栅极ONO层。

[0029] 在所述栅极ONO层的表面形成栅电极材料层。

[0030] 在所述半导体衬底表面形成沟道区，所述沟道区包括所述沟道区包括被所述栅电极材料层覆盖的栅控沟道区和位于所述栅控沟道区两侧的导通沟道区。

[0031] 步骤二、在所述栅电极材料层的两侧面形成侧墙。

[0032] 步骤三、进行第二导电类型重掺杂注入在所述栅电极材料层的两侧的所述侧墙外的所述半导体衬底表面形成源区和漏区，所述源区和所述漏区分别和对应的所述侧墙自对准。

[0033] 在从所述源区到所述漏区的方向上，所述栅电极材料层的宽度小于所述源区和所述漏区之间的间距，所述栅电极材料层和两侧的所述源区和所述漏区完全没有交叠；所述沟道区位于所述源区和所述漏区之间。

[0034] 所述导通沟道区具有第二导电掺杂类型掺杂，所述导通沟道区的掺杂浓度小于所述源区或所述漏区的掺杂浓度，所述导通沟道区的结深小于所述源区或所述漏区的结深；所述导通沟道区和对应的所述源区或所述漏区相交叠并用于实现所述栅控沟道区的沟道和所述源区或所述漏区之间的连接。

[0035] 通过调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值以及所述导通沟道区的导通电阻来增加存储器单元器件的抗漏极干扰能力。

[0036] 进一步的改进是，通过调节所述侧墙的宽度调节所述源区和所述漏区之间的间距和所述栅电极材料层的宽度的比值。

[0037] 进一步的改进是，所述存储器单元器件为耗尽型SONOS器件，所述栅控沟道区具有第二导电掺杂类型掺杂，所述栅控沟道区和所述导通沟道区连接成一整体且采用相同的工艺同时形成。

[0038] 进一步的改进是，所述沟道区通过在所述栅极ONO层形成前通过全面注入形成于所述半导体衬底表面。

[0039] 进一步的改进是，所述存储器单元器件为增强型SONOS器件，所述栅控沟道区具有第一导电掺杂类型掺杂。

[0040] 进一步的改进是，所述栅控沟道区由第一导电掺杂类型掺杂的所述半导体衬底表面直接组成；所述导通沟道区通过在所述栅电极材料层形成后采用带倾角的离子注入形成。

[0041] 进一步的改进是，所述半导体衬底为硅衬底。

[0042] 进一步的改进是，所述底部氧化层为淀积氧化硅层，所述中间氮化层为氮化硅层，所述顶部氧化层为氧化硅层。

[0043] 进一步的改进是，所述栅电极材料层为多晶硅栅。

[0044] 进一步的改进是，所述侧墙由形成于所述多晶硅栅侧面的侧墙ONO层组成，所述侧墙ONO层包括依次叠加于所述多晶硅栅侧面的第一氧化硅层、第二氮化硅层和第三氧化硅层。

[0045] 进一步的改进是，所述存储器单元器件还包括halo注入区和LDD区，所述halo注入区和LDD区都和所述侧墙ONO层中的第二氮化硅层的侧面自对准且都是在所述侧墙ONO层中的所述第二氮化硅层形成之后采用离子注入工艺形成，通过调节所述第一氧化硅层和所述第二氮化硅层的宽度使所述halo注入区和LDD区外移。

[0046] 进一步的改进是，所述源区和所述漏区分别和对应的所述侧墙的所述第三氧化硅层自对准，通过调节所述第一氧化硅层、所述第二氮化硅层和所述第三氧化硅层的宽度调节所述源区和所述漏区之间的间距。

[0047] 进一步的改进是，所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型；或者，所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。

[0048] 本发明器件对栅极结构进行了改进，改进后的栅极结构中的栅电极材料层和源区以及漏区完全不交叠，栅电极材料层所覆盖形成的栅控沟道区和对应的源区或漏区之间通过和源区或漏区导电类型相同的导通沟道区连接，导通沟道区的掺杂浓度和结深都低于源区或漏区的掺杂浓度和结深，故导通沟道区具有较大的导通电阻，导通沟道区具有较大的导通电阻和栅电极材料层和源区以及漏区完全不交叠能够增加存储器单元器件的抗漏极干扰能力；导通沟道区的导通电阻增加以及栅电极材料层和源区以及漏区之间的未交叠区域宽度的增加会使存储器单元器件的抗漏极干扰能力增加且会一直增加到饱和值。

[0049] 本发明能够增加存储器单元器件的抗漏极干扰能力的原因说明如下：

[0050] 如图1所示以及表一所示，图1中的存储管都采用本发明的存储管结构，当Target单元器件做编程时，B所对应的单元器件的VWLS即栅极电压VG为-4.5V～-2.0V，而VBL即漏极电压VD为0.6V～2.1V，衬底电极电极；VBPW/VB为4.5V～-2.0V，可知B所对应的单元器件的存储管的漏极电压VD远大于衬底电极电压；VBPW/VB，因此，漏极干扰发生时，栅极ONO层中的底部氧化层即隧穿氧化层中的隧穿电场的大小更多的是由漏极端耦合至底部氧化层和半导体衬底的交界面(interface)处的电势所决定，本发明通过使栅电极材料层和源区以及漏区完全不交叠，能够有效地减小漏极电势耦合至底部氧化层和半导体衬底交界面处的耦合系数，从而达到降低交界面处的电势，降低隧穿电场，减小漏极干扰的目的，也即最后能够改善漏极干扰。

[0051] 本发明还能保证存储器件的编程、擦除、读的操作的特性基本不变。

[0052] 另外，本发明通过将侧墙设置为侧墙ONO层结构，不仅能够有效实现栅电极材料层和源区以及漏区完全不交叠的结构，还能和现有工艺兼容，且很容易实现不改变单元器件的面积即是单元器件的面积不增加。

附图说明

[0053] 下面结合附图和具体实施方式对本实用新型作进一步详细的说明：

[0054] 图1是现有存储器的单元器件的阵列图；

[0055] 图2A-图2D是现有存储器单元器件的制造方法各步骤中的器件结构示意图；

[0056] 图3是本发明第一实施例存储器单元器件的结构示意图；

[0057] 图4A是图2D所示现有器件的结构仿真图；

[0058] 图4B是图3所示本发明第一实施例器件的结构仿真图；

[0059] 图5是本发明第一实施例器件和现有器件在编程和擦除操作时底部氧化层的电场强度变化的仿真曲线；

[0060] 图6A是本发明第一实施例器件和现有器件在编程状态和擦除状态下进行读取数据操作时漏极电流的线性坐标仿真曲线；

[0061] 图6B是本发明第一实施例器件和现有器件在编程状态和擦除状态下进行读取数据操作时漏极电流的对数坐标仿真曲线；

[0062] 图7是本发明第一实施例器件和现有器件相同的漏极干扰偏压下底部氧化层中由漏极干扰产生的电场强度的仿真曲线；

[0063] 图8是本发明第二实施例存储器单元器件的结构示意图；

[0064] 图9A-图9B是本发明第一实施例存储器单元器件的制造方法各步骤中的器件结构示意图；

[0065] 图10A-图10C是本发明第二实施例存储器单元器件的制造方法各步骤中的器件结构示意图。

具体实施方式

[0066] 现有存储器单元器件的多晶硅栅和两侧的源区和漏区具有交叠，如图2A至图2D所示，是现有存储器单元器件的制造方法各步骤中的结构示意图；现有存储器单元器件的制造方法包括如下步骤：

[0067] 步骤一、首先进行常规的阱注入以在半导体衬底如硅衬底101表面形成阱区。如图2A所示，之后进行沟道注入(Channel Implant)或耗尽注入(Depletion Implant)并在半导体衬底表面形成沟道区102。

[0068] 步骤二、如图2B所示，接着在半导体衬底101的表面形成依次形成由栅极ONO层106和多晶硅栅103叠加形成的栅极结构。栅极结构需要采用先淀积再进行光刻刻蚀形成。栅极ONO层106由底部氧化层106a，中间氮化层106b和顶部氧化层106c叠加而成。

[0069] 形成多晶硅栅103之后形成侧墙104中的第一氧化硅层104a，接着以第一氧化硅层104a的侧面为自对准条件进行轻掺杂漏(LDD)注入和Halo注入形成掺杂区域107，在本领域中，Halo注入为改善短沟道效应注入。

[0070] 步骤三、如图2C所示，形成侧墙104中的第二氮化硅层104b，接着以第二氮化硅层104b的侧面为自对准条件进行重掺杂的源漏注入形成源区105a和漏区105b。由图2C所示可知，现有方法形成的源区105a和漏区105b分别和对应侧的多晶硅栅103存在交叠。

[0071] 步骤四、如图2D所示，形成侧墙104中的第三氧化硅层104c，侧墙104最后由第一氧化硅层104a，第二氮化硅层104b和第三氧化硅层104c叠加形成。

[0072] 由于现有方法形成的源区105a和漏区105b分别和对应侧的多晶硅栅103存在交叠，这会使得现有器件的抗漏端干扰的能力不够。

[0073] 如图3所示，是本发明第一实施例存储器单元器件的结构示意图；本发明第一实施例存储器单元器件的存储管为耗尽型结构，存储管包括：

[0074] 栅极ONO层6，由形成于第一导电类型掺杂的半导体衬底1表面的底部氧化层6a、中间氮化层6b和顶部氧化层6c叠加形成。本发明第一实施例中，所述半导体衬底1为硅衬底，所述底部氧化层6a为淀积氧化硅层，所述中间氮化层6b为氮化硅层，所述顶部氧化层6c为氧化硅层。

[0075] 在所述栅极ONO层6的表面形成有栅电极材料层3和侧墙4，所述侧墙4位于所述栅电极材料层3的两侧面。。本发明第一实施例中，所述栅电极材料层3为多晶硅栅。所述侧墙4由形成于所述多晶硅栅3侧面的侧墙ONO层4组成，所述侧墙ONO层4包括依次叠加于所述多晶硅栅3侧面的第一氧化硅层4a、第二氮化硅层4b和第三氧化硅层4c。

[0076] 在所述栅电极材料层3的两侧的所述侧墙4外的所述半导体衬底1表面形成有源区5a和漏区5b，所述源区5a和所述漏区5b分别和对应的所述侧墙4的第三氧化硅层4c自对准，所述源区5a和所述漏区5b都由第二导电类型重掺杂区组成。通过调节所述第一氧化硅层
4a、所述第二氮化硅层4b和所述第三氧化硅层4c的宽度调节所述源区5a和所述漏区5b之间的间距。

[0077] 在从所述源区5a到所述漏区5b的方向上，所述栅电极材料层3的宽度小于所述源区5a和所述漏区5b之间的间距，所述栅电极材料层3和两侧的所述源区5a和所述漏区5b完全没有交叠；所述源区5a和所述漏区5b之间形成有沟道区2，所述沟道区2包括被所述栅电极材料层3覆盖的栅控沟道区2a和位于所述栅控沟道区2a两侧的导通沟道区2b。

[0078] 所述导通沟道区2b具有第二导电掺杂类型掺杂，所述导通沟道区2b的掺杂浓度小于所述源区5a或所述漏区5b的掺杂浓度，所述导通沟道区2b的结深小于所述源区5a或所述漏区5b的结深；所述导通沟道区2b和对应的所述源区5a或所述漏区5b相交叠并用于实现所述栅控沟道区2a的沟道和所述源区5a或所述漏区5b之间的连接。

[0079] 通过调节所述源区5a和所述漏区5b之间的间距和所述栅电极材料层3的宽度的比值以及所述导通沟道区2b的导通电阻来增加存储器单元器件的抗漏极干扰能力。导通沟道区的导通电阻增加以及栅电极材料层和源区以及漏区之间的未交叠区域宽度的增加会使存储器单元器件的抗漏极干扰能力增加且会一直增加到饱和值。

[0080] 所述存储器单元器件还包括halo注入区和LDD区，所述halo注入区和LDD区都分别和所述侧墙4的第二氮化硅层4b自对准并通过调节所述侧墙4的所述第一氧化硅层4a和所述第二氮化硅层4b的宽度使所述halo注入区和LDD区外移。

[0081] 通过调节所述侧墙4的宽度调节所述源区5a和所述漏区5b之间的间距和所述栅电极材料层3的宽度的比值。

[0082] 由于本发明第一实施例存储器单元器件的存储管为耗尽型SONOS器件，所述栅控沟道区2a也具有第二导电掺杂类型掺杂即整个所述沟道区2都为第二导电类型掺杂。，所述栅控沟道区2a和所述导通沟道区2b连接成一整体且采用相同的工艺同时形成，如：所述沟道区通过在所述栅极ONO层形成前通过全面注入形成于所述半导体衬底表面。

[0083] 本发明第一实施例中，所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型。在其它实施例中，也能为：所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。

[0084] 申请人对图2D所示的现有器件和图3所示的本发明第一实施例器件进行了仿真，首先进行了器件结构仿真，如图4A所示，是图2D所示现有器件的结构仿真图；如图4B所示，是图3所示本发明第一实施例器件的结构仿真图；以N型器件为例，在图4A中，源区105a和漏区105b都为N型重掺杂，硅衬底和多晶硅栅中的掺杂浓度(NetActive)用不同的深度的颜色表示，掺杂浓度的单位为cm^-3即cm-3，正值表示N型掺杂，负值表示P型掺杂。实线框301所示区域对应于源区105a和漏区105b之间的区域，由图4A可知，源区105a和漏区105b和多晶硅栅103存在相应的交叠，

[0085] 在图4B中，源区5a和漏区5b都为N型重掺杂，硅衬底和多晶硅栅中的掺杂浓度-3(NetActive)用不同的深度的颜色表示，掺杂浓度的单位为cm^-3即cm ，正值表示N型掺杂，负值表示P型掺杂，实线框302所示区域对应于源区15a和漏区5b之间的区域，由图4B可知，源区5a和漏区5b和多晶硅栅103之间完全不存在交叠。

[0086] 图4A和图4B中X坐标和Y坐标分别对应器件的横向和纵向尺寸，单位都是μm。在图4A和图4B的基础上，还进行了如下仿真：

[0087] 下面仿真时存储器单元器件的操作条件如表一所示前面的表一所示，仿真时采用的阵列结构如图1所示。

[0088] 如图5所示，是本发明第一实施例器件和现有器件在编程和擦除操作时底部氧化层的电场强度变化的仿真曲线；

[0089] 曲线401对应于现有器件在擦除操作时底部氧化层的电场强度变化的仿真曲线；曲线402对应于本发明第一实施例器件在擦除操作时底部氧化层的电场强度变化的仿真曲线。

[0090] 曲线403对应于现有器件在编程操作时底部氧化层的电场强度变化的仿真曲线；曲线404对应于本发明第一实施例器件在编程操作时底部氧化层的电场强度变化的仿真曲线。

[0091] 可以看出，曲线401和402基本重合，曲线403和404基本重合，所以本发明第一实施例器件和现有器件在编程和擦除操作时底部氧化层的电场强度几乎不变。

[0092] 如图6A所示，是本发明第一实施例器件和现有器件在编程状态和擦除状态进行读取数据操作时漏极电流的线性坐标仿真曲线；

[0093] 曲线405对应于现有器件在擦除状态进行读取数据操作时漏极电流的线性坐标仿真曲线；曲线406对应于本发明第一实施例器件在擦除状态进行读取数据操作时漏极电流的线性坐标仿真曲线；

[0094] 曲线407对应于现有器件在编程状态进行读取数据操作时漏极电流的线性坐标仿真曲线；曲线408对应于本发明第一实施例器件在编程状态进行读取数据操作时漏极电流的线性坐标仿真曲线。

[0095] 如图6B所示，是本发明第一实施例器件和现有器件在编程状态和擦除状态进行读取数据操作时漏极电流的对数坐标仿真曲线；

[0096] 线409对应于现有器件在擦除状态进行读取数据操作时漏极电流的对数坐标仿真曲线；曲线410对应于本发明第一实施例器件在擦除状态进行读取数据操作时漏极电流的对数坐标仿真曲线；

[0097] 曲线411对应于现有器件在编程状态进行读取数据操作时漏极电流的对数坐标仿真曲线；曲线412对应于本发明第一实施例器件在编程状态进行读取数据操作时漏极电流的对数坐标仿真曲线。

[0098] 从图6A和图6B的线性和对数坐标仿真曲线可以看出，本发明第一实施例器件和现有器件在编程状态和擦除状态下读取数据操作时的漏极电流变化不大，足以将编程和擦除状态区分并读取出来。

[0099] 由图5和图6A和图6B，本发明第一实施例器件使得器件的在编程和擦除操作过程中的电场以及在读取过程中的漏极电流得到了良好的保持。

[0100] 除了上述在编程、擦除和读取过程中器件的性能得到良好的保持外，本发明第一实施例还能实现降低GIDL。

[0101] 除了降低GIDL之外，本发明第一实施例还能够明显改善器件的Drain disturb。如图7所示，是本发明第一实施例器件和现有器件相同的漏极干扰偏压下底部氧化层中由漏极干扰产生的电场强度的仿真曲线；其中，曲线413是现有器件在漏极干扰偏压下底部氧化层中由漏极干扰产生的电场强度的仿真曲线，曲线414是本发明第一实施例器件在漏极干扰偏压下底部氧化层中由漏极干扰产生的的电场强度的仿真曲线。可知，本发明第一实施例器件能降低漏极干扰发生时底部氧化层中的电场强度，漏极干扰发生时底部氧化层中的电场强度越小，存储在氮化硅中的电子越不容易从底部氧化层发生隧穿而使存储电荷流失，从而能够改善漏极干扰。

[0102] 如图8所示，是本发明第二实施例存储器单元器件的结构示意图；本发明第二实施例存储器单元器件的存储管为增强型结构，本发明第二实施例存储器单元器件和本发明第一实施例存储器单元器件的区别之处为：所述栅控沟道区2a具有第一导电掺杂类型掺杂；在本发明第二实施例器件结构中，所述栅控沟道区2a由第一导电掺杂类型掺杂的所述半导体衬底1表面直接组成；所述导通沟道区2b通过在所述栅电极材料层3形成后采用带倾角的离子注入形成，具体为:所述栅电极材料层3为多晶硅栅，所述侧墙4为由侧墙ONO层组成，所述侧墙ONO层4包括依次叠加于所述多晶硅栅3侧面的第一氧化硅层4a、第二氮化硅层4b和第三氧化硅层4c的组成，所述导通沟道区2b是在所述侧墙4的第一氧化硅层4a形成后通过离子注入形成。所述导通沟道区2b实现所述栅控沟道区2a形成的沟道和源区5a和漏区5b之间的连接。所述栅控沟道区2a的沟道则是通过对所述栅电极材料层3加大于阈值电压的栅极电极即可形成。

[0103] 如图9A至图9B所示，是本发明第一实施例存储器单元器件的制造方法各步骤中的器件结构示意图；本发明第一实施例方法用于制造如图3所示的本发明第一实施例器件；本发明第一实施例存储器单元器件的制造方法中形成存储器单元器件的存储管的步骤包括：

[0104] 步骤一、如图9A所示，全面注入形成于所述半导体衬底1表面形成第二导电掺杂类型掺杂的沟道区2。所述半导体衬底1为硅衬底。

[0105] 如图9B所示，在第一导电类型掺杂的半导体衬底1表面形成由底部氧化层6a、中间氮化层6b和顶部氧化层6c叠加而成的栅极ONO层6。所述底部氧化层6a为淀积氧化硅层，所述中间氮化层6b为氮化硅层，所述顶部氧化层6c为氧化硅层。

[0106] 在所述栅极ONO层6的表面形成栅电极材料层3，所述栅电极材料层3为多晶硅栅。

[0107] 所述沟道区2分为连接成一整体所述栅控沟道区2a和所述导通沟道区2b。被所述栅电极材料层3覆盖部分为栅控沟道区2a，位于所述栅控沟道区2a两侧的为导通沟道区2b。

[0108] 步骤二、如图9B所示，在所述栅电极材料层3的两侧面形成侧墙4。

[0109] 所述侧墙4由形成于所述多晶硅栅侧面的侧墙ONO层4组成，所述侧墙ONO层4包括依次叠加于所述多晶硅栅侧面的第一氧化硅层4a、第二氮化硅层4b和第三氧化硅层4c。

[0110] 本发明第一实施例方法中，所述存储器单元器件还包括halo注入区和LDD区。如图9B所示，在形成侧墙4的前两层即第一氧化硅层4a、第二氮化硅层4b之后，以所述侧墙ONO层
4中的第二氮化硅层4b的侧面为自对准条件进行离子注入形成halo注入区和LDD区，通过调节所述第一氧化硅层4a和所述第二氮化硅层4b的宽度使所述halo注入区和LDD区外移。

[0111] 如图3所示，之后形成侧墙4的最后一层即第三氧化硅层4c。

[0112] 步骤三、如图3所示，进行第二导电类型重掺杂注入在所述栅电极材料层3的两侧的所述侧墙4外的所述半导体衬底1表面形成源区5a和漏区5b，所述源区5a和所述漏区5b分别和对应的所述侧墙4的第三氧化硅层4c自对准；通过调节所述第一氧化硅层4a、所述第二氮化硅层4b和所述第三氧化硅层4c的宽度调节所述源区5a和所述漏区5b之间的间距。

[0113] 在从所述源区5a到所述漏区5b的方向上，所述栅电极材料层3的宽度小于所述源区5a和所述漏区5b之间的间距，所述栅电极材料层3和两侧的所述源区5a和所述漏区5b完全没有交叠；所述沟道区2位于所述源区5a和所述漏区5b之间。

[0114] 所述导通沟道区2b具有第二导电掺杂类型掺杂即和所述源区5a和所述漏区5b的掺杂类型都相同，所述导通沟道区2b的掺杂浓度小于所述源区5a或所述漏区5b的掺杂浓度，所述导通沟道区2b的结深小于所述源区5a或所述漏区5b的结深；所述导通沟道区2b和对应的所述源区5a或所述漏区5b相交叠并用于实现所述栅控沟道区2a的沟道和所述源区5a或所述漏区5b之间的连接。

[0115] 通过调节所述源区5a和所述漏区5b之间的间距和所述栅电极材料层3的宽度的比值以及所述导通沟道区2b的导通电阻来增加存储器单元器件的抗漏极干扰能力。

[0116] 通过调节所述侧墙4的宽度调节所述源区5a和所述漏区5b之间的间距和所述栅电极材料层3的宽度的比值。

[0117] 本发明第一实施例方法个中，所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型。在其它实施例中，也能为：所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。

[0118] 如图10A至图10C所示，是本发明第二实施例存储器单元器件的制造方法各步骤中的器件结构示意图；本发明第二实施例方法用于制造如图8所示的本发明第二实施例器件，；本发明第二实施例存储器单元器件的制造方法中形成存储器单元器件的存储管的步骤包括：

[0119] 步骤一、如图10A所示，在第一导电类型掺杂的半导体衬底1表面形成由底部氧化层6a、中间氮化层6b和顶部氧化层6c叠加而成的栅极ONO层6。所述半导体衬底1为硅衬底。所述底部氧化层6a为淀积氧化硅层，所述中间氮化层6b为氮化硅层，所述顶部氧化层6c为氧化硅层。

[0120] 在所述栅极ONO层6的表面形成栅电极材料层3，所述栅电极材料层3为多晶硅栅。

[0121] 步骤二、如图10A所示，在所述栅电极材料层3的两侧面形成侧墙4。

[0122] 所述侧墙4由形成于所述多晶硅栅侧面的侧墙ONO层4组成，所述侧墙ONO层4包括依次叠加于所述多晶硅栅侧面的第一氧化硅层4a、第二氮化硅层4b和第三氧化硅层4c。

[0123] 在图10A所示的分步骤中先形成侧墙4的第一氧化硅层4a。之后进行采用带倾角的第二导电类型的离子注入并形成注入区域7，注入区域7用于形成导通沟道区2b。所述栅控沟道区2a由第一导电掺杂类型掺杂的所述半导体衬底1表面直接组成。所述栅控沟道区2a和所述导通沟道区2b一起组成沟道区2。

[0124] 本发明第二实施例方法中，所述存储器单元器件还包括halo注入区和LDD区。如图10B所示，继续形成侧墙4的的第二氮化硅层4b，接着以所述侧墙ONO层4中的第二氮化硅层
4b的侧面为自对准条件进行离子注入形成halo注入区和LDD区，通过调节所述第一氧化硅层4a和所述第二氮化硅层4b的宽度使所述halo注入区和LDD区外移。图10B中halo注入区和LDD区用注入区域8表示。

[0125] 如图10C所示，之后形成侧墙4的最后一层即第三氧化硅层4c。

[0126] 步骤三、如图10C所示，进行第二导电类型重掺杂注入在所述栅电极材料层3的两侧的所述侧墙4外的所述半导体衬底1表面形成源区5a和漏区5b，所述源区5a和所述漏区5b分别和对应的所述侧墙4的第三氧化硅层4c自对准；通过调节所述第一氧化硅层4a、所述第二氮化硅层4b和所述第三氧化硅层4c的宽度调节所述源区5a和所述漏区5b之间的间距。

[0127] 最后进行退火处理形成如图8所示的结构。

[0128] 在从所述源区5a到所述漏区5b的方向上，所述栅电极材料层3的宽度小于所述源区5a和所述漏区5b之间的间距，所述栅电极材料层3和两侧的所述源区5a和所述漏区5b完全没有交叠；所述沟道区2位于所述源区5a和所述漏区5b之间。

[0129] 所述导通沟道区2b具有第二导电掺杂类型掺杂即和所述源区5a和所述漏区5b的掺杂类型都相同，所述导通沟道区2b的掺杂浓度小于所述源区5a或所述漏区5b的掺杂浓度，所述导通沟道区2b的结深小于所述源区5a或所述漏区5b的结深；所述导通沟道区2b和对应的所述源区5a或所述漏区5b相交叠并用于实现所述栅控沟道区2a的沟道和所述源区5a或所述漏区5b之间的连接。

[0130] 通过调节所述源区5a和所述漏区5b之间的间距和所述栅电极材料层3的宽度的比值以及所述导通沟道区2b的导通电阻来增加存储器单元器件的抗漏极干扰能力。

[0131] 通过调节所述侧墙4的宽度调节所述源区5a和所述漏区5b之间的间距和所述栅电极材料层3的宽度的比值。

[0132] 本发明第二实施例方法中，所述存储器单元器件为N型器件，第一导电类型为P型，第二导电类型为N型。在其它实施例中，也能为：所述存储器单元器件为P型器件，第一导电类型为N型，第二导电类型为P型。

[0133] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。