电子束非通用切具

摘要

描述了适合于互补型电子束光刻(CEBL)的光刻装置和涉及互补型电子束光刻(CEBL)的方法。在示例中，描述了用于电子束工具的阻断器孔阵列(BAA)。BAA是非通用切具。

权利要求

1.一种用于电子束工具的阻断器孔阵列(BAA)，所述阻断器孔阵列包括：

第一阵列的开口，所述第一阵列的开口包括：第一列的开口，所述第一列的开口沿着第一方向；以及第二列的开口，所述第二列的开口沿着所述第一方向并且与所述第一列的开口交错开，所述第一阵列的开口具有第一节距；

第二阵列的开口，所述第二阵列的开口包括：第三列的开口，所述第三列的开口沿着所述第一方向；以及第四列的开口，所述第四列的开口沿着所述第一方向并且与所述第三列的开口交错开，所述第二阵列的开口具有第二节距；以及第三阵列的开口，所述第三阵列的开口包括：第五列的开口，所述第五列的开口沿着所述第一方向；以及第六列的开口，所述第六列的开口沿着所述第一方向并且与所述第五列的开口交错开，所述第三阵列的开口具有第三节距，其中，所述阻断器孔阵列的扫描方向沿着与所述第一方向正交的第二方向，其中，所述阻断器孔阵列的所述开口中的所有开口在所述第二方向上与单向网格对准，所述单向网格具有的节距是所述第一节距、所述第二节距以及所述第三节距中的最小节距的一半，并且其中，所述第一节距、所述第二节距、以及所述第三节距是所述网格的所述节距的整数倍。

2.根据权利要求1所述的阻断器孔阵列，其中，所述第一列的开口是沿着所述第一方向对准的第一单列的开口，所述第二列的开口是沿着所述第一方向对准的第二单列的开口，所述第三列的开口是沿着所述第一方向对准的第三单列的开口，所述第四列的开口是沿着所述第一方向对准的第四单列的开口，所述第五列的开口是沿着所述第一方向对准的第五单列的开口，并且所述第六列的开口是沿着所述第一方向对准的第六单列的开口。

3.根据权利要求1所述的阻断器孔阵列，其中，所述网格的所述节距是10nm，所述第一节距是20nm，所述第二节距是30nm，并且所述第三节距是40nm。

4.根据权利要求1所述的阻断器孔阵列，其中，当沿着所述第二方向进行扫描时，所述第一列的开口中的所述开口不与所述第二列的开口中的所述开口交叠，所述第三列的开口中的所述开口不与所述第四列的开口中的所述开口交叠，并且所述第五列的开口中的所述开口不与所述第六列的开口中的所述开口交叠。

5.根据权利要求1所述的阻断器孔阵列，其中，当沿着所述第二方向进行扫描时，所述第一列的开口中的所述开口与所述第二列的开口中的所述开口略微交叠，所述第三列的开口中的所述开口与所述第四列的开口中的所述开口略微交叠，并且所述第五列的开口中的所述开口与所述第六列的开口中的所述开口略微交叠。

6.根据权利要求1所述的阻断器孔阵列，其中，所述第一阵列的开口、所述第二阵列的开口、以及所述第三阵列的开口是形成在硅的薄片中的第一阵列的孔、第二阵列的孔、以及第三阵列的孔。

7.根据权利要求6所述的阻断器孔阵列，其中，所述第一阵列的孔、所述第二阵列的孔、以及所述第三阵列的孔中的一个或多个孔在其周围具有金属。

8.根据权利要求6所述的阻断器孔阵列，其中，所述第一阵列的孔是4096个孔的阵列，其中，所述第二阵列的孔是2730个孔的阵列，并且其中，所述第三阵列的孔是2048个孔的阵列。

9.一种形成半导体结构的图案的方法，所述方法包括：

在衬底上方形成平行线的图案，所述平行线的图案与具有节距的单向网格对准；

在电子束工具中对准所述衬底以提供与所述电子束工具的扫描方向平行的所述平行线的图案，其中，所述电子束工具包括具有阻断器孔阵列(BAA)的列，所述阻断器孔阵列(BAA)包括：第一阵列的开口，所述第一阵列的开口包括第一列的开口，所述第一列的开口沿着与所述扫描方向正交的阵列方向；所述第一阵列还包括第二列的开口，所述第二列的开口沿着所述阵列方向并且与所述第一列的开口交错开，所述第一阵列的开口具有第一节距；

第二阵列的开口，所述第二阵列的开口包括：第三列的开口，所述第三列的开口沿着所述阵列方向；以及第四列的开口，所述第四列的开口沿着所述阵列方向并且与所述第三列的开口交错开，所述第二阵列的开口具有第二节距；以及第三阵列的开口，所述第三阵列的开口包括：第五列的开口，所述第五列的开口沿着所述阵列方向；以及第六列的开口，所述第六列的开口沿着所述阵列方向并且与所述第五列的开口交错开，所述第三阵列的开口具有第三节距，其中，所述阻断器孔阵列的所述开口中的所有开口与所述单向网格一起沿着所述扫描方向，并且其中，所述单向网格的所述节距是所述第一节距、所述第二节距以及所述第三节距中的最小节距的一半，并且其中，所述第一节距、所述第二节距、以及所述第三节距是所述单向网格的所述节距的整数倍；

从所述阻断器孔阵列的所述第一阵列、所述第二阵列或所述第三阵列中选择一个阵列；以及

在所述平行线的图案中或在所述平行线的图案上方形成切口的图案，以通过沿着所述扫描方向对所述衬底进行扫描来提供所述平行线的图案的线间断。

10.根据权利要求9所述的方法，其中，从所述阻断器孔阵列的所述第一阵列、所述第二阵列或所述第三阵列中选择一个阵列包括：使用所述电子束工具的所述列的偏转器。

11.根据权利要求9所述的方法，其中，形成所述平行线的图案包括：使用节距减半技术或节距四等分技术。

12.根据权利要求9所述的方法，其中，形成所述切口的图案包括：暴露光刻胶材料的层的区域。

13.一种用于电子束工具的列，所述列包括：

电子源，所述电子源用于提供电子束；

限制性孔，所述限制性孔沿着所述电子束的束通路与所述电子源耦合；

高纵横比的照明光学器件，所述高纵横比的照明光学器件沿着所述电子束的束通路与所述限制性孔耦合；

成形孔，所述成形孔沿着所述电子束的束通路与所述高纵横比的照明光学器件耦合；

阻断器孔阵列(BAA)，所述阻断器孔阵列(BAA)沿着所述电子束的束通路与所述成形孔耦合，所述阻断器孔阵列包括：第一阵列的开口，所述第一阵列的开口包括：第一列的开口，所述第一列的开口沿着第一方向；以及第二列的开口，所述第二列的开口沿着所述第一方向并且与所述第一列的开口交错开，所述第一阵列的开口具有第一节距；

第二阵列的开口，所述第二阵列的开口包括：第三列的开口，所述第三列的开口沿着所述第一方向；以及第四列的开口，所述第四列的开口沿着所述第一方向并且与所述第三列的开口交错开，所述第二阵列的开口具有第二节距；以及第三阵列的开口，所述第三阵列的开口包括：第五列的开口，所述第五列的开口沿着所述第一方向；以及第六列的开口，所述第六列的开口沿着所述第一方向并且与所述第五列的开口交错开，所述第三阵列的开口具有第三节距；

最终孔，所述最终孔沿着所述电子束的束通路与所述阻断器孔阵列耦合；以及样品台，所述样品台用于接收所述电子束，其中，所述样品台的扫描方向沿着与所述阻断器孔阵列的所述第一方向正交的第二方向，其中，所述阻断器孔阵列的所述开口中的所有开口在所述第二方向上与单向网格对准，所述单向网格具有的节距是所述第一节距、所述第二节距以及所述第三节距中的最小节距的一半，并且其中，所述第一节距、所述第二节距、以及所述第三节距是所述网格的所述节距的整数倍。

14.根据权利要求13所述的用于电子束工具的列，还包括：

偏转器，所述偏转器用于从所述第一阵列的开口、所述第二阵列的开口以及所述第三阵列的开口的其中之一进行选择。

15.根据权利要求13所述的用于电子束工具的列，其中，所述网格的所述节距是10nm，所述第一节距是20nm，所述第二节距是30nm，并且所述第三节距是40nm。

16.根据权利要求13所述的用于电子束工具的列，其中，当沿着所述第二方向对所述样品台进行扫描时，所述第一列的开口中的所述开口不与所述第二列的开口中的所述开口交叠，所述第三列的开口中的所述开口不与所述第四列的开口中的所述开口交叠，并且所述第五列的开口中的所述开口不与所述第六列的开口中的所述开口交叠。

17.根据权利要求13所述的用于电子束工具的列，其中，当沿着所述第二方向对所述样品台进行扫描时，所述第一列的开口中的所述开口与所述第二列的开口中的所述开口略微交叠，所述第三列的开口中的所述开口与所述第四列的开口中的所述开口略微交叠，并且所述第五列的开口中的所述开口与所述第六列的开口中的所述开口略微交叠。

18.根据权利要求13所述的用于电子束工具的列，其中，所述阻断器孔阵列的所述第一阵列的开口、所述第二阵列的开口、以及所述第三阵列的开口是设置在硅的薄片中的第一阵列的孔、第二阵列的孔、以及第三阵列的孔。

19.根据权利要求18所述的用于电子束工具的列，其中，所述第一阵列的孔、所述第二阵列的孔、以及所述第三阵列的孔中的一个或多个孔在其周围具有金属。

20.根据权利要求19所述的用于电子束工具的列，其中，所述金属包括一个或多个电极，所述一个或多个电极用于使所述电子束的部分通过或转向到容纳在所述列中的法拉第杯或阻断孔。

21.根据权利要求18所述的用于电子束工具的列，其中，所述第一阵列的孔是4096个孔的阵列，其中，所述第二阵列的孔是2730个孔的阵列，并且其中，所述第三阵列的孔是2048个孔的阵列。

22.根据权利要求13所述的用于电子束工具的列，其中，所述成形孔是一维成形孔。

23.根据权利要求13所述的用于电子束工具的列，其中，所述样品台能够旋转90度以适应交替的正交层图案化。

说明书

电子束非通用切具

[0001] 相关申请的交叉引用

[0002] 本申请要求享有于2014年6月13日提交的、申请号为62/012,215的美国临时申请的权益，其全部内容通过引用在此并入本文中。

技术领域

[0003] 本发明的实施例属于光刻的领域，并且具体而言，属于涉及互补型电子束光刻(CEBL)的光刻。

背景技术

[0004] 对于过去的几十年，集成电路中的特征缩放已经成为日益增长的半导体产业背后的驱动力。缩放到越来越小的特征实现了在半导体芯片的有限衬底面上的功能单元的密度增大。

[0005] 集成电路常常包括导电的微电子结构，在本领域中被称为过孔。过孔可以用于将过孔上方的金属线电连接到过孔下方的金属线。过孔典型地通过光刻工艺来形成。代表性地，光刻胶层可以被旋转涂覆在电介质层上方，光刻胶层可以通过经图案化的掩模暴露于经图案化的光化辐射，并且随后，暴露的层可以被显影，以便于在光刻胶层中形成开口。接下来，通过使用光刻胶层中的开口作为蚀刻掩模来在电介质层中蚀刻过孔的开口。该开口被称为过孔开口。最后，过孔开口可以被填充有一种或多种金属或者其它导电材料以形成过孔。

[0006] 在过去，过孔的尺寸和间距已经日益减小，并且期望在将来，对于至少一些类型的集成电路(例如，先进的微处理器、芯片组部件、图形芯片、等等)，过孔的尺寸和间距将继续日益减小。对过孔的尺寸的一种测量是过孔开口的临界尺寸。对过孔的间距的一种测量是过孔节距。过孔节距表示最接近的相邻过孔之间的中心到中心的距离。当通过这样的光刻工艺来图案化具有极小节距的极小过孔时，本身会出现一些挑战。

[0007] 一个这种挑战在于：过孔与上覆的金属线之间的交叠、以及过孔与下面的金属线之间的交叠通常需要被控制为大约四分之一的过孔节距的高容限。由于过孔节距随着时间日益变小，所以与光刻设备能够随着节距缩放的速率相比，交叠容限趋向于以大得多的速率随着节距缩放。

[0008] 另一个这种挑战在于：过孔开口的临界尺寸通常趋向于比光刻扫描仪的分辨能力缩放得更快。存在缩小技术来缩小过孔开口的临界尺寸。然而，缩小量趋向于由最小的过孔节距以及缩小工艺的能力限制以变得足够光学邻近效应修正(OPC)中性，并且未明显地折中解决线宽粗糙度(LWR)和/或临界尺寸均匀性(CDU)。

[0009] 然而，另一个这种挑战在于：光刻胶的LWR和/或CDU特性通常需要随着过孔开口的临界尺寸的减小而改进，以便于保持临界尺寸预算的相同的整体分数。然而，当前，大多数光刻胶的LWR和/或CDU特性并不如过孔开口的临界尺寸减小那样快速改进。其它的这种特征在于：极小的过孔节距通常趋向于低于极紫外(EUV)光刻扫描仪的分辨能力。因此，常常可能必须使用两个、三个、或者更多个不同的光刻掩模，这趋向于增加制造成本。在一些情况下，如果节距继续减小，那么即使利用多个掩模也不可能使用常规的扫描仪来针对这些极小节距印刷过孔开口。

[0010] 同样，与金属过孔相关联的金属线结构中的切口(例如，破裂)的制造面临类似的缩放问题。

[0011] 因此，在光刻处理技术和能力的领域中需要改进。

附图说明

[0012] 图1A示出了形成在层间电介质(ILD)层上的硬掩模材料层在沉积之后但在图案化之前的起始结构的截面视图。

[0013] 图1B示出了在通过节距减半来将硬掩模层图案化之后的图1A的结构的截面视图。

[0014] 图2示出了基于间隔体的六倍图案化(SBSP)处理方案中的截面视图，该处理方案涉及按六的因数的节距划分。

[0015] 图3示出了基于间隔体的九倍图案化(SBNP)处理方案中的截面视图，该处理方案涉及按九的因数的节距划分。

[0016] 图4是电子束光刻装置的电子束列的截面示意性表示。

[0017] 图5是显示被光学扫描仪在平面网格畸变中(IPGD)建模的能力限制的光学扫描仪交叠的示意图。

[0018] 图6是根据本发明的实施例的使用动态对准(align on the fly)方法来显示畸变的网格信息的示意图。

[0019] 图7提供了根据本发明的实施例的示出了待传送以便于在300mm的晶圆上以50％的密度将通常/常规的布局图案化(与以5％的密度的过孔图案化相比)的信息的样本计算。

[0020] 图8示出了根据本发明的实施例的用于过孔和切口开始/停止的简化设计规则位置的网格布局方法。

[0021] 图9示出了根据本发明的实施例的切口的可允许位置。

[0022] 图10示出了根据本发明的实施例的在线A和B之中的过孔布局。

[0023] 图11示出了根据本发明的实施例的在线A-E之中的切口布局。

[0024] 图12示出了根据本发明的实施例的晶圆，所述晶圆具有位于其上的多个管芯位置和表示单列的晶圆区域的上覆虚线框。

[0025] 图13示出了根据本发明的实施例的晶圆，所述晶圆具有位于其上的多个管芯位置和单列的上覆实际目标晶圆区域以及用于动态校正的增大的外围区域。

[0026] 图14显示了根据本发明的实施例的与原始目标区域(里面的浅粗虚线)相比的待印刷的区域(里面的深细虚线)上的几度晶圆旋转的效果。

[0027] 图15示出了根据本发明的实施例的如被表示为上覆先前的金属化层中的竖直金属线的水平金属线的平面视图。

[0028] 图16示出了根据本发明的实施例的如被表示为上覆先前的金属化层中的竖直金属线的水平金属线的平面视图，其中，不同宽度/节距的金属线在竖直方向上交叠。

[0029] 图17示出了如被表示为上覆先前的金属化层中的竖直金属线的常规金属线的平面视图。

[0030] 图18示出了当在孔下面对线进行扫描时，与待切割的或者具有放置在目标位置中的过孔的线(右侧)有关的BAA的孔(左侧)。

[0031] 图19示出了当在孔下面对线进行扫描时，与待切割的或者具有放置在目标位置中的过孔的两条线(右侧)有关的BAA的两个非交错的孔(左侧)。

[0032] 图20示出了根据本发明的实施例的当在孔下面对线进行扫描时(其中扫描方向由箭头示出)，与待切割的或者具有放置在目标位置中的过孔的多条线(右侧)有关的BAA的两列交错的孔(左侧)。

[0033] 图21A示出了根据本发明的实施例的与具有使用交错BAA进行图案化的切口(水平线中的间断)或过孔(填充框)的多条线(右侧)有关的BAA的两列交错孔(左侧)，其中，扫描方向由箭头示出。

[0034] 图21B示出了根据本发明的实施例的基于图21A中所示的类型的金属线布局的集成电路中的金属化层的叠置体的截面视图。

[0035] 图22示出了根据本发明的实施例的具有三个不同的交错阵列的布局的BAA的孔。

[0036] 图23示出了根据本发明的实施例的具有三个不同的交错阵列的布局的BAA的孔，其中，电子束仅覆盖所述阵列中的一个阵列。

[0037] 图24A包括根据本发明的实施例的具有用于使束移位的偏转器的电子束光刻装置的电子束列的截面示意图表示。

[0038] 图24B示出了根据本发明的实施例的针对具有节距#1、切口#1、节距#2、切口#2以及节距#N、切口#N的BAA 2450的三个(或者多达n个)节距阵列。

[0039] 图24C示出了根据本发明的实施例的在电子束列上包含的放大狭缝。

[0040] 图25示出了根据本发明的实施例的具有三个不同节距的交错阵列的布局的BAA的孔，其中，电子束覆盖所有的阵列。

[0041] 图26示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(水平线中的间断)或过孔(填充框)的多条大线(右侧)有关的BAA的三个束交错的孔阵列(左侧)，其中，扫描方向由箭头示出。

[0042] 图27示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(水平线中的间断)或过孔(填充框)的多条中等尺寸的线(右侧)有关的BAA的三个束交错的孔阵列(左侧)，其中，扫描方向由箭头示出。

[0043] 图28示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(水平线中的间断)或过孔(填充框)的多条小线(右侧)有关的BAA的三个束交错的孔阵列(左侧)，其中，扫描方向由箭头示出。

[0044] 图29A示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(水平线中的间断)或过孔(填充框)的多条不同尺寸的线(右侧)有关的BAA的三个束交错的孔阵列(左侧)，其中，扫描方向由箭头示出。

[0045] 图29B示出了根据本发明的实施例的基于图29A中所示的类型的金属线布局的集成电路中的金属化层的叠置体的截面视图。

[0046] 图30示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(水平线中的间断)或过孔(填充框)的多条不同尺寸的线(右侧)有关的BAA的三个束交错的孔阵列(左侧)，其中，扫描方向由箭头示出。

[0047] 图31示出了根据本发明的实施例的不同节距的三组线，在每条线上都具有上覆的对应孔。

[0048] 图32示出了根据本发明的实施例的包括位于共同网格上的一条非常大的线、以及束孔阵列竖直节距布局(三个阵列)的多条不同尺寸的线(右侧)。

[0049] 图33示出了根据本发明的实施例的多条不同尺寸的线(右侧)、以及通用切具(universal cutter)的节距阵列(左侧)。

[0050] 图34显示了根据本发明的实施例的如针对两条线(右侧)所参考的用于通用切具(左侧)的2*EPE规则。

[0051] 图35示出了根据本发明的实施例的先前的层金属化结构的平面视图和相对应的截面视图。

[0052] 图36A示出了根据本发明的实施例的具有鳍状物的非平面半导体器件的截面视图。

[0053] 图36B示出了根据本发明的实施例的沿着图36A的半导体器件的a-a’轴所截取的平面视图。

[0054] 图37示出了根据本发明的一个实施方式的计算设备。

[0055] 图38示出了根据本发明的实施例的示例性计算机系统的框图。

[0056] 图39是实施本发明的一个或多个实施例的内插件。

[0057] 图40是根据本发明的实施例构建的计算设备。

具体实施方式

[0058] 描述了适于互补型电子束光刻(CEBL)的光刻装置以及涉及互补型电子束光刻的方法。在以下描述中，阐述了许多具体细节，例如，特定的工具、集成和材料机制，以便于提供对本发明的实施例的透彻理解。对本领域技术人员而言将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，并未详细描述公知的特征(例如单重或双重镶嵌处理)，以免不必要地使本发明的实施例难以理解。此外，要理解的是，附图中所示的各个实施例是说明性的表示，并且不一定要按比例绘制。在一些情况下，各种操作将进而以最有助于理解本发明的方式被描述为分立的操作，然而，描述的顺序不应当被解释为暗示这些操作必须是依赖于顺序的。具体而言，不需要以呈现的顺序来执行这些操作。

[0059] 本文中所描述的一个或多个实施例针对涉及或适于互补型电子束光刻(CEBL)的光刻方法和工具，其包括在实施这样的方法和工具时的半导体处理考虑。

[0060] 互补型光刻利用两种光刻技术的长处联合工作，以在高产量制造(HVM)中降低处于20nm半节距及以下的逻辑器件中的图案化关键层的成本。实施互补型光刻的成本效益最高的方式是将光学光刻与电子束光刻(EBL)进行组合。将集成电路(IC)设计转移到晶圆的过程需要以下步骤：光学光刻，以用于以预定义的节距、节距划分技术来印刷单向的线(严格单向或主要单向的)以增加线密度；以及EBL，以用于“切割”线。EBL还用于对其它关键层进行图案化，尤其是接触部和过孔。光学光刻可以单独用于对其它层进行图案化。当用于互补型光学光刻时，EBL被称为CEBL，或者互补型EBL。CEBL针对切割线和孔。通过不试图对所有层进行图案化，CEBL在满足先进的(更小的)技术节点(例如，10nm或更小，例如7nm或5nm技术节点)上的产业的图案化需求方面发挥互补的但是重要的作用。CEBL还扩展了当前光学光刻技术、工具和基础结构的使用。

[0061] 如以上所提及的，节点划分技术可以用于在使用EBL来切割线之前增加这样的线的密度。在第一示例中，节距减半可以被实施为使制造的光栅结构的线密度加倍。图1A示出了形成在层间电介质(ILD)层上的硬掩模材料层在沉积之后但在图案化之前的起始结构的截面视图。图1B示出了在通过节距减半来将硬掩模层图案化之后的图1A的结构的截面视图。

[0062] 参考图1A，起始结构100具有形成在层间电介质(ILD)层102上的硬掩模材料层104。经图案化的掩模106沉积在硬掩模材料层104上方。经图案化的掩模106具有位于硬掩模材料层104上的、沿着其特征(线)的侧壁形成的间隔体108。

[0063] 参考图1B，采用节距减半方法来将硬掩模材料层104图案化。具体而言，首先去除经图案化的掩模106。由此得到的间隔体108的图案具有双倍密度，或者减半的节距或掩模106的特征。例如，通过蚀刻工艺将间隔体108的图案转移到硬掩模材料层104以形成经图案化的硬掩模110，如图1B中所描绘的。在一个这种实施例中，经图案化的硬掩模110被形成有具有单向线的光栅图案。经图案化的硬掩模110的光栅图案可以是紧密节距的光栅结构。例如，紧密节距可能不能直接通过常规的光刻技术来获得。更进一步，尽管被未示出，但可以通过第二轮的间隔体掩模图案化来将原始节距四等分。因此，图1B的经图案化的硬掩模110的类光栅图案可以具有以恒定间距间隔开的硬掩模线并且相对于彼此具有恒定的宽度。所获得的尺寸可能远小于所采用的光刻技术的临界尺寸。

[0064] 因此，作为CEBL集成方案的第一部分，可以使用光刻和蚀刻处理来对覆盖膜进行图案化，这些处理可以涉及例如基于间隔体的双倍图案化(SBDP)或节距减半、或者基于间隔体的四倍图案化(SBQP)或节距四等分。要意识到的是，还可以实施其它节距划分方案。

[0065] 例如，图2示出了基于间隔体的六倍图案化(SBSP)处理方案中的截面视图，该处理方案涉及按六的因数的节距划分。参考图2，在操作(a)，在光刻、细化(slim)和蚀刻处理之后示出了牺牲图案X。在操作(b)，在沉积和蚀刻之后示出了间隔体A和间隔体B。在操作(c)，在间隔体A的去除之后示出了操作(b)的图案。在操作(d)，在间隔体C的沉积之后示出了操作(c)的图案。在操作(e)，在间隔体C的蚀刻之后示出了操作(d)的图案。在操作(f)，在牺牲图案X的去除和间隔体B的去除之后获得了节距/6的图案。

[0066] 在另一个示例中，图3示出了基于间隔体的九倍图案化(SBNP)处理方案中的截面视图，该处理方案涉及按九的因数的节距划分。参考图3，在操作(a)，在光刻、修整和蚀刻处理之后示出了牺牲图案X。在操作(b)，在沉积和蚀刻之后示出了间隔体A和间隔体B。在操作(c)，在间隔体A的去除之后示出了操作(b)的图案。在操作(d)，在间隔体C和D的沉积和蚀刻之后示出了操作(c)的图案。在操作(e)，在间隔体C的去除之后获得了节距/9的图案。

[0067] 在任何情况下，在实施例中，如本文中所描述的互补型光刻涉及：首先通过常规的或现有技术的光刻(例如，193nm浸没式光刻(193i))来制造网格布局。可以实施节距划分以将网格布局中的线的密度增加n倍。利用193i光刻加上以n的因数的节距划分的网格布局的形成可以被标识为193i+P/n节距划分。如以下更详细描述的，节距划分的网格布局的图案化随后可以使用电子束直接写入(EBDW)“切口”来进行图案化。在一个这种实施例中，利用成本效益高的节距划分，193nm的浸没式缩放可以扩展许多代。互补型EBL用于中断光栅连续性并且对过孔进行图案化。

[0068] 更具体而言，本文中所描述的实施例针对在集成电路制造期间的图案化特征。在一个实施例中，CEBL用于对开口进行图案化以用于形成过孔。过孔是用于将过孔上方的金属线电连接到过孔下方的金属线的金属结构。在另一个实施例中，CEBL用于沿着金属线形成非导电的间隔或阻挡物。常规地，这样的阻挡物已经被称为“切口”，这是因为工艺涉及金属线的部分的去除或切除。然而，在镶嵌方法中，阻挡物可以被称为“插塞”，其是沿着金属线轨迹的区域，该金属线轨迹在制造方案的任何阶段实际上不是金属，而是其中不能形成金属的保留区域。然而，在任一种情况下，可以这样互换地进行术语切口和插塞的使用。过孔开口和金属线切口或插塞形成常常被称为用于集成电路的线后端(BEOL)处理。在另一个实施例中，CEBL用于线前端(FEOL)处理。例如，可以使用如本文中所描述的CEBL技术来执行有源区尺寸(例如，鳍状物尺寸)和/或相关联的栅极结构的缩放。

[0069] 如以上所描述的，电子束(ebeam)光刻可以被实施为互补的标准光刻技术，以便于获得用于集成电路制造的期望的特征缩放。电子束光刻工具可以用于执行电子束光刻。在示例性实施例中，图4是电子束光刻装置的电子束列的截面示意性表示。

[0070] 参考图4，电子束列400包括用于提供电子束404的电子源402。电子束404穿过限制性孔406，并随后穿过高纵横比的照明光学器件408。向外的束410随后穿过狭缝412，并可以由细长的透镜414(例如，其可以是磁性的)来控制。最终，束404穿过成形孔416(其可以是一维(1-D)成形孔)并随后穿过阻断器(blanker)孔阵列(BAA)418。BAA 418在其中包括多个物理孔，例如形成在硅的薄片中的开口。可能是这种情形：在给定时间，只有BAA 418的一部分暴露于电子束。替代地或结合地，穿过BAA 418的电子束404的仅一部分420被允许穿过最终孔422(例如，束部分421被示出为被阻挡)，并可能穿过样品台反馈偏转器424。

[0071] 再次参考图4，由此得到的电子束426最终撞击为晶圆430(例如，在IC制造中使用的硅晶圆)的表面上的点428。具体而言，由此得到的电子束可以在晶圆上的光刻胶层上进行撞击，但实施例并非如此限制的。样品台扫描(stage scan)432沿着图4中所示的箭头434的方向相对于束426移动晶圆430。要意识到的是，电子束工具在其整体上可以包括图4中所描绘的类型的许多列400。此外，如以下一些实施例中所描述的，电子束工具可以具有相关联的基础计算机，并且每列还可以具有相对应的列计算机。

[0072] 现有技术的电子束光刻的一个缺点在于，其并不容易被采用到先进的集成电路制造的高产量制造(HVM)环境中。今天的电子束工具和相关联的方法已经被证实为相对于HVM晶圆处理的吞吐量需求过慢。本文中所描述的实施例针对实现EBL在HVM环境中的使用。具体而言，本文中所描述的许多实施例实现了EBL工具中的提高的吞吐量，以允许EBL在HVM环境中的使用。

[0073] 以下所描述的是可以提高EBL超过其当前能力的实施例的七个不同的方面。要意识到的是，尽管被描述为实施例的七个不同的方面，但以下所描述的实施例可以独立使用或者以任何适合的组合进行使用以获得对于HVM环境的EBL吞吐量的提高。如以下更详细描述的，在第一方面中，解决了对电子束工具上经受电子束图案化的晶圆的对准考虑。在第二方面中，描述了用于电子束工具简化的数据压缩或数据缩减。在第三方面中，描述了用于集成电路布局的均匀金属或其它光栅图案密度的区域的实施方式。在第四方面中，描述了用于电子束工具的交错的阻断器孔阵列(BAA)。在第五方面中，描述了用于电子束工具的三个束孔阵列。在第六方面中，描述了用于电子束工具的非通用切具。在第七方面中，描述了用于电子束工具的通用切具。

[0074] 在实施例中，对于所有方面，当以下参考阻断器孔阵列(BAA)中的开口或孔时，在晶圆/管芯沿着晶圆行进或扫描方向在下方移动时，BAA的开口或孔中的所有或一些开口或孔可以被切换为打开或“关闭”(例如，通过束偏转)。在一个实施例中，根据每个开口是使电子束穿过至样本还是使束偏转到例如法拉第杯或阻断孔中，可以独立控制BAA。包括这种BAA的电子束列或装置可以被构建为将整个束的范围偏转至BAA的仅一部分，并且随后BAA中的个体的开口被电气地配置为使电子束通过(“打开”)或不通过(“关闭”)。例如，未偏转的电子穿过至晶圆并使光刻胶层曝光，而经偏转的电子在法拉第杯或阻断孔中被捕获。要意识到的是，对“开口”或“开口高度”的引用指代撞击在接收晶圆上的斑尺寸而不是指代BAA中的物理开口，这是因为物理开口(例如，微米级)比最终由BAA产生的斑尺寸(例如，纳米级)大得多。因此，当本文中描述了BAA的节距或者BAA中的开口的列被称为“对应于”金属线的节距时，这种描述实际上指代如由BAA产生的撞击斑的节距与被切割的线的节距之间的关系。作为以下所提供的示例，由BAA 2110产生的斑的节距与线2100的节距相同(当BAA开口的两个列被一起考虑时)。同时，由BAA 2110的交错阵列的仅一个列产生的斑的节距是线2100的节距的两倍。

[0075] 对于所有方面，还要意识到的是，在一些实施例中，除了结合图4所描述的那些特征以外，如以上所描述的电子束列还可以包括其它特征。例如，在实施例中，样品台可以旋转90度以容纳交替的金属化层，该金属化层可以彼此正交地进行印刷(在X与Y扫描方向之间旋转)。在另一个实施例中，电子束工具能够在将晶圆装载到样品台上之前将晶圆旋转90度。以下结合图24A-24C描述了其它附加的实施例。

[0076] 在本发明的实施例的第一方面中，解决了对电子束工具上经受电子束图案化的晶圆的对准考虑。

[0077] 以下所描述的方法可以被实施为当层被成像工具(例如，光学扫描仪)图案化时克服对来自层至层物理交叠的边缘位置误差(EPE)的过度贡献。在实施例中，以下所描述的方法适用于成像工具，所述成像工具以其它方式使用晶圆坐标系统标记(例如，对准标记)的预选样本来估计在所处理的晶圆上的晶圆处理引起的平面中网格畸变参数。所采集的对准信息(例如，平面网格畸变的所采样的晶圆)典型地适配于预定阶的多项式。这种适配随后典型地被用作对所畸变的网格的表示以调整各种扫描器印刷参数并且在下层与所印刷的层之间获得最佳可能的覆盖。

[0078] 替代地，在实施例中，使用电子束来进行图案化允许在包含下层特征的图案上(而不仅仅在每个管芯上)的任何点的写入期间采集对准信息(“动态对准”)。例如，电子检测器被放置在电子束列的底部，以便于采集来自对准标记或其它下面的图案化特征的反向散射电子。当在管芯曝光期间在列下方对样品台进行扫描时，直观的线性模型允许随着电子束列写入(以及检测器检测)在每个管芯内收集这种信息几百次。在一个这种实施例中，不需要适配多项式和估计较高阶的复杂校正参数。相反，可以仅使用简单的线性校正。

[0079] 在实施例中，在实践中，可以并且将针对在划线中以及管芯的有源区内部的先前层上进行图案化的对准标记对电子束的多个(几百个)时间位置进行配准。可以使用单元中的下降来执行配准，这些单元中的下降通常是出于在不损失COO(经营成本)的工具吞吐量的情况下描绘待曝光的层图案的图案化特征的目的而存在。

[0080] 如以上所描述的，在未实施动态对准的情况下，替代方案是使用较高阶的多项式。然而，基于较高阶的多项式的对准用于适配相对稀少的对准信息(例如，待图案化的管芯位置中仅10％-15％用于收集晶圆上的平面中网格畸变)，然而未建模的(残余物)适配误差组成了最大的总交叠预测误差的约50％。收集更密集的对准信息并使用更高阶的多项式来对校正进行适配和图案化可能稍微改进了交叠，然而这将以显著的吞吐量和经营成本损失来获得。

[0081] 为了提供背景，晶圆处理引起的平面中网格畸变由于多个源而发生，包括但不限于：由于正印刷的图案下方的金属/其它层而导致的反向散射/区域(field)移位误差、由于图案写入热效应导致的晶圆弯曲/局部增加的晶圆膨胀、以及对EPE贡献大的其它附加的效应。如果未进行校正，那么对具有局部恶劣的图案化未对准的晶圆进行图案化的可能性非常高。

[0082] 图5是显示被光学扫描仪在平面网格畸变中(IPGD)建模的能力限制的光学扫描仪交叠的示意图。参考图5的左侧部分502，晶圆506上的管芯网格504通过晶圆处理进行畸变。向量指示每个管芯的角移位与初始位置(例如，第一层印刷)相比。参考图5的右侧部分510，常规的光刻机(stepper)将在该层上采集相对稀少的畸变网格信息，如由点512所表示的。
因此，使用较高阶的多项式允许相对稀少的对准信息的适配。在模型适配于从采样位置中的网格坐标信息获得的网格表示之后，位置的数量对于“可接受的”残留物是优化的。需要开销时间来采集该信息。

[0083] 与如图5中表示的所采集的相对稀疏的畸变网格信息相比，图6是根据本发明的实施例的使用动态对准方法来显示畸变的网格信息的示意图。参考图6，随着电子束写入每个管芯，位于列底部处的检测器采集关于下层的位置坐标的信息。可以没有或以最小开销时间增加或吞吐量损失在晶圆上的任何地方通过样品台位置实时控制来执行对写入位置的必要调整。具体而言，图6示出了与图5中所提供的相同的绘图602。放大的示例性管芯区域604示出了管芯区域604内的扫描方向606。

[0084] 在本发明的实施例的第二方面中，描述了用于电子束工具简化的数据压缩或数据缩减。

[0085] 本文中所描述的方法涉及限制数据以允许数据的大规模压缩，从而减少数据路径并最终提供更简单的电子束写入工具。更具体而言，所描述的实施例实现了必须被传递到电子束工具的电子束列的数据量的显著减少。提供了一种实际的方法，该方法允许足够的数据量写入列区域并针对区域边缘位置误差调整列区域，而同时保持在物理硬件的电气带宽限制内。在不实施这样的实施例的情况下，所需要的带宽大约可能为今天的电子仪器的100倍。在实施例中，本文中所描述的数据缩减或压缩方法可以被实施为大幅度增加EBL工具的吞吐量能力。通过增加吞吐量能力，EBL可以在HVM环境中被更容易地采用，例如，被采用到集成电路制造环境中。

[0086] 图7提供了根据本发明的实施例的示出了待传送以便于在300nm晶圆上以50％密度将通常/常规的布局图案化(与以5％的密度的过孔图案化相比)的信息的样本计算。参考图7，待传送的信息根据等式(A)。信息传送根据等式(B)，其中，由于边缘位置误差(EPE)的不确定性(Ap)而导致的信息损失是最小分辨的特征，并且□PV等于2EPE。假设AP的EBDW工具的分辨率等于10nm并且EPE等于2.5nm，则在1m2中要由这种通用成像系统传送的信息量(假设50％的图案密度)将根据等式(C)。300mm晶圆的面积为706cm2，其为0.0706m2。相应地，为了以50％密度在300mm晶圆上对总体布局进行图案化，要传送的所需要的字节的数量根据等式(D)。假设对于194.4GB/s的传送速率的10wph TPT，结果为在6分钟内要传送70TB。根据本发明的实施例，被设计为以大约10％的图案密度印刷过孔(和/或切口)的EBDW工具将需要待传送的相对应地较小信息，例如，以现实的40GB/s的传送速率。在具体实施例中，EBDW工具被设计为以大约5％的图案密度印刷过孔(和/或切口)并需要待传送的相对应地较小信息，例如，以现实的20GB/s的传送速率传送7TB。

[0087] 再次参照图7，信息传送被减少到相对的(整数化)距离，而不是传送绝对的64位坐标。通过使用电子束工具来以小于大约10％的密度(以及甚至低至5％的密度，与以50％的密度的总体布局图案化相比)仅对过孔进行图案化，例如，可以实现从6分钟内70+TB到小于6分钟内7TB的数据传送量的减少，从而允许电子束装置获得对于大量生产所需要的制造吞吐量。

[0088] 在实施例中，针对数据缩减实施以下四种方法中的一种或多种：(1)对于过孔和切口的所有设计规则被简化以减少过孔可能占据的以及线切口的开始和停止时可能处于的位置的数量；(2)切口开始和停止时的位置的加密、以及过孔之间的距离被加密为n*min距离(这去除了针对切口的每个开始和结束位置、以及过孔位置发送64位地址的需要)；(3)对于工具中的每列，只有制造落入晶圆的这个区段内的切口和过孔所需要的数据被转发到列计算机(每列仅接收采用如部分2中所加密的形式的、所需要的数据)；和/或(4)对于工具中的每列，被发送的区域在顶部、底部增加n行，并且x中的额外宽度也是允许的(因此，相关联的列计算机可以动态调整晶圆温度中的变化并在不需要发送整个晶圆数据的情况下进行对准)。在实施例中，一种或多种这种数据缩减方法的实施方式使得电子束工具至少简化到某种程度。例如，专用计算机或者与多列电子束工具中的单个专用列名义上相关联的处理器可以被简化或者甚至被共同消除。也就是说，配备有板载专用逻辑能力的单个列可以被简化以将逻辑能力移动到板外或者减小到电子束工具的每个单独的列所需要的板载逻辑能力的量。

[0089] 关于以上方法(1)，图8示出了根据本发明的实施例的用于过孔、和切口开始/停止的简化设计规则位置的网格布局方法。水平网格800包括线位置的规则布置，其中，实线802表示实际的线，并且虚线804表示未占据的线位置。该技术的关键在于过孔(填充框806)位于规则网格上(在图8中被示出为垂直网格808)并且在扫描方向810上被印刷为与位于过孔下方的金属线(具有实线轮廓的水平矩形)平行。对于该设计系统的需求在于过孔位置806被形成为仅与垂直网格808对准。

[0090] 关于切口，切口被制造为具有比过孔网格更精细的网格。图9示出了根据本发明的实施例的切口的可允许位置。参考图9，线902的阵列具有根据网格906放置在其中的过孔904。切口(例如，标记的切口908、910和912)的可允许位置由竖直的虚线914指示，其中过孔位置随着竖直的实线906继续。切口总是在网格914上准确开始、和停止，这对于减少从基础计算机向下传送到列计算机的数据量而言是关键的。然而，要意识到的是，竖直虚线914的位置似乎为规则的网格，但这并不是必须的。相反，以过孔切口线为中心的线的对是-xn和+xn相对于过孔位置的已知距离。过孔位置是沿着切口方向的每m个单元间隔开的规则网格。

[0091] 关于以上方法(2)，切口和过孔的基于距离的加密可以用于消除发送64位全地址的需要。例如，代替针对x、和y位置发送绝对的64位(或128位)地址，沿着从左边缘(对于在移动到右侧的方向上印刷的晶圆线)或者从右边缘(对于在移动到左侧的方向上印刷的晶圆线)的行进方向的距离被加密。以过孔线为中心的线的对是-xn和+xn相对于过孔位置的已知距离，并且过孔位置是沿着切口方向的每m个单元间隔开的规则网格。任何过孔印刷位置因此可以被加密为从零至编号的过孔位置(间隔开m个单元)的距离。这显著减少了必须被发送的位置数据的量。

[0092] 还可以通过为机器提供过孔与先前过孔的相对计数来减少信息量。图10示出了根据本发明的实施例的在线A和B之中的过孔布局。参考图10，如所示的两条线可以被简化为如下：线A：间隔+1、+4、+1、+2的过孔1002；线B：间隔+9的过孔1004。过孔1002/1004的间隔是根据网格1006的。要意识到的是，还可以执行最可能的项(terms)的分配的附加通信理论以减少数据空间。即便如此，即使忽略这种进一步的简化，使用直观的压缩仍产生极好的改进，以将4个过孔的64位位置减少到仅少量位。

[0093] 类似地，切口的开始和结束可以被简化以消除针对每个切口发送64位(或128位)位置信息的需要。如同照明开关，开始切口表示下一个数据点是切口的结束，并且类似地，下一个位置是下一个切口的开始。因为已知切口在从过孔位置行进的方向上在+xn结束(并且类似地在-xn开始)，从而取决于切口开始/停止，可以对过孔位置进行编码，并且本地列计算机可以被指导为再次应用过孔位置的偏移。图11示出了根据本发明的实施例的在线A-E之中的切口布局。参考图11，在发送绝对64(或128)位位置上的大幅降低导致：与先前切口间隔开：A：+5(示出为间隔1102)，+1；B：x<无切口>(不管x被加密为什么——对于距离无切口)；C：+1(切口的停止点位于左侧)，+4(与切口1102的开始垂直对准的大切口的开始)+3(大切口的结束)；D：+3、+4；E：+3、+2、+1、+4。

[0094] 关于以上方法(3)，对于每列，针对切口和过孔所发送的数据被限制为仅针对落在给定列下方的晶圆区域所需要的数据。在示例中，图12示出了根据本发明的实施例的晶圆1200，晶圆1200具有位于其上的多个管芯位置1202和表示单列的晶圆区域的上覆虚线框
1204。参考图12，被发送到本地列计算机的数据仅限于出现在框1204的虚线中所示的印刷区域中的线。

[0095] 关于以上方法(4)，由于对晶圆弯曲、加热、和以角度θ的卡盘(chuck)未对准的校正必须被动态地完成，因此被发送到列计算机的实际区域在顶部和底部大几行，以及到左边和右边的另外的数据。图13示出了晶圆1300，晶圆1300具有位于其上的多个管芯位置1302以及单列的上覆实际目标晶圆区域1304。如图13中所示，根据本发明的实施例，提供了增加的外围面积1306以考虑动态校准。参考图13，尽管增加的外围面积1306稍微增加了被发送到列计算机的数据量，但其还通过允许列印刷到其正常区域之外来允许列印刷对由大量问题产生的晶圆未对准进行校正。这些问题可以包括晶圆对准问题或局部热问题等。

[0096] 图14显示了根据本发明的实施例的与原始目标区域(里面的浅粗虚线框1304)相比的待印刷的区域(里面的深细虚线框1402)上的几度晶圆旋转的效果。参考图14，列计算机能够使用额外发送的数据来进行必要的印刷变化，而不需要位于机器上的复杂的旋转卡盘(这将以其它方式限制印刷的速度)。

[0097] 在本发明的实施例的第三方面中，描述了用于集成电路布局的均匀的金属的区域或其它光栅图案密度的实施方式。

[0098] 在实施例中，为了提高电子束装置的吞吐量，对于互连层的设计规则被简化以实现一组固定的节距，该节距可以用于管芯上的逻辑单元、SRAM、和模拟/IO区域。在一个这种实施例中，金属布局还需要线是单向的而没有凹凸(jogs)、正交方向的线；或者在端部上是钩状的，如当前所使用的以在常规的、非电子束光刻工艺中实现过孔着陆(landing)。

[0099] 在特定的实施例中，在每个金属化层内允许单向线的三种不同的线宽。线中的间隔被精确切割，并且所有过孔自对准至最大允许的尺寸。后者是在使得过孔电阻最小化以进行极其精细的节距布线方面的优点。本文中所描述的方法允许有效的电子束线切割和利用电子束的过孔印刷，其获得了超过现有的电子束解决方案的数量级改进。

[0100] 图15示出了根据本发明的实施例的如被表示为上覆先前的金属化层中的竖直金属线1504的水平金属线1502的平面视图。参考图15，允许线的三种不同的节距/宽度1506、1508和1510。如所示出的，不同的线类型可以分别被隔离到芯片区域1512、1514和1516中。
要意识到的是，区域通常比示出的大，但是按比例绘制将使得线上的细节相对较小。可以首先使用常规的光刻技术来制造相同层上的这样的区域。

[0101] 在本文中的实施例中所描述的改进允许精确的线修整和层之间的充分自对准过孔。要意识到的是，修整根据需要发生，其中，不需要如在当前的基于光刻的工艺中的修整-修整(插塞)规则。此外，在实施例中，显著去除过孔-过孔规则。过孔的所示出的密度和关系将难以或不可能使用当前的启用光邻近校正(OPC)的光刻能力来进行印刷。类似地，通过使用该技术来去除将以其它方式排除所示出的切口中的一些切口的插塞/切口规则。如此，互连/过孔层不那么局限于电路的设计。

[0102] 再次参考图15，在竖直方向上，不同节距和宽度的线未交叠，即，每个区域在竖直方向上被隔离。相比之下，图16示出了根据本发明的实施例的如被表示为上覆先前的金属化层中的竖直金属线1604的水平金属线1602的平面视图，其中，不同宽度/节距的金属线在竖直方向上交叠。例如，线对1606在竖直方向上交叠，并且线对1608在竖直方向上交叠。再次参考图16，这些区域可以充分交叠。如果由线制造方法实现，则所有三个尺寸的线可以是互相交错的，然而，切口和过孔继续完全由通用切具实现，如以下结合本发明的实施例的另一个方面所描述的。

[0103] 为了提供背景，图17示出了如被表示为上覆先前的金属化层中的竖直金属线的常规金属线1702的平面视图。参考图17，与图15和图16的布局相比，常规地使用双向线。这种布线增加了采用长正交线的形式的正交布线、用于改变路线的轨迹之间的短的凹凸、以及用于替代过孔的位于线的端部处的“钩状物”，以使得线拉回不会侵占过孔。这样的构造的示例在图17中的X位置处示出。可以争论的是，允许这样的正交结构提供一些小密度的优点(尤其是在上部X处的轨迹凹凸)，但这些显著增加了设计规则复杂性/设计规则检查，以及排除了诸如电子束方法之类的工具获得所需要的吞吐量。再次参考图17，要意识到的是，常规的OPC/光刻将排除在左侧上示出的过孔中的一些过孔被实际制造。

[0104] 在本发明的实施例的第四方面中，描述了用于电子束工具的交错的阻断器孔阵列(BAA)。

[0105] 在实施例中，交错的束孔阵列被实施为解决电子束机器的吞吐量，而同时还实现最小的线节距。在没有交错的情况下，考虑边缘位置误差(EPE)表示是线宽两倍的最小节距不能被切割，这是因为在单个叠置体中不存在竖直叠置的可能性。例如，图18示出了当沿着箭头1804的方向在孔1800下面对线进行扫描时，与待切割的或者具有放置在目标位置中的过孔的线1802有关的BAA的孔1800。参考图18，对于待切割的给定的线1802或者待放置过孔，切具开口(孔)的EPE 1806产生BAA网格中的矩形开口，该开口是线的节距。

[0106] 图19示出了当沿着箭头1908的方向在孔1900和1902下面对线进行扫描时，分别与待切割的或者具有放置在目标位置中的过孔的两条线1904和1906有关的BAA的两个非交错的孔1900和1902。参考图19，当图18的矩形开口1800被放置在具有其它这样的矩形开口(例如，现在如1900和1902)的竖直的单列中时，待切割的线的允许节距被2倍EPE 1910加上BAA开口1900与1902之间的距离要求1912加上一条线1904或1906的宽度限制。由图19的最右边的箭头示出由此得到的间隔1914。这种线性阵列将使布线的节距严重限制为基本上大于线宽的3-4倍，这可能是不可接受的。另一个不可接受的替代方案将是在具有稍微偏移的线位置的两个(或更多个)通路中切割较紧密的节距的线；这种方法将严重限制电子束机器的吞吐量。

[0107] 与图19相比，图20示出了根据本发明的实施例的当沿着方向2010在孔2006下面对线2008进行扫描时(其中，扫描方向由箭头示出)，与待切割的或者具有放置在目标位置中的过孔的多条线2008有关的BAA 2000的交错孔2006的两列2002和2004。参考图19，交错的BAA 2000包括两个线性阵列2002和2004，如所示出的在空间上交错。两个交错的阵列2002和2004切割交替的线2008(或者在交替的线2008处放置过孔)。在一个实施例中，线2008被放置在两倍线宽的紧密网格上。如贯穿本公开内容所使用的，术语交错阵列可以指代在一个方向(例如，竖直方向)上交错并且不具有交叠或者当被视为在正交方向(例如，水平方向)上扫描时具有一些交叠的交错的开口2006。在后者的情况中，有效的交叠提供了未对准的容限。

[0108] 要意识到的是，尽管为了简单起见，本文中交错阵列被示出为两个竖直列，但是单个“列”的开口或孔不需要在竖直方向上成列。例如，在实施例中，只要第一阵列在竖直方向上共同具有节距，并且在扫描方向上与第一阵列交错的第二阵列在竖直方向上共同具有节距，则实现了交错阵列。因此，本文中对竖直阵列的引用或描绘可以实际上由一个或多个列组成，除非被指定为开口或孔的单个列。在一个实施例中，在开口的“列”并不是开口的单个列的情况下，可以利用选通时序(stroke timing)来补偿“列”内的任何偏移。在实施例中，关键点在于BAA的交错阵列的开口或孔在第一方向上取决于特定的节距，而在第二方向上偏移以允许它们放置切口或过孔，而在第一方向上在切口或过孔之间没有任何间隙。

[0109] 因此，一个或多个实施例针对交错的束孔阵列，其中，开口是交错的以允许满足EPE切口和/或过孔需要，这与不能适应EPE技术需求的直列式布置相反。相比之下，在没有交错的情况下，边缘位置误差(EPE)的问题表示线宽两倍的最小节距不能被切割，这是因为在单个叠置体中不存在竖直叠置的可能性。相反，在实施例中，使用交错的BAA实现了比每个线位置各自地电子束写入快远大于4000倍。此外，交错阵列允许线节距是线宽的两倍。在特定的实施例中，阵列具有超过两列的4096个交错的开口，以使得可以制造针对切口和过孔位置中的每个的EPE。要意识到的是，如本文中所预期的交错阵列可以包括两个或更多列的交错开口。

[0110] 在实施例中，交错阵列的使用留下了用于在BAA的孔周围包括金属的空间，BAA的孔包含用于使电子束通过或转向到晶圆或转向到法拉第杯或阻断孔的一个或两个电极。也就是说，每个开口可以由电极单独控制以使电子束通过或偏转。在一个实施例中，BAA具有4096个开口，并且电子束装置覆盖4096个开口的整个阵列，其中，每个开口都被电气控制。
通过如用粗黑箭头示出的在开口下面扫描晶圆来实现吞吐量改进。

[0111] 在特定的实施例中，交错的BAA具有两行交错的BAA开口。这种阵列允许紧密节距的线，其中，线节距可以是2倍的线宽。此外，可以在单个通路中切割所有的线(或者可以在单个通路中制造过孔)，由此实现电子束机器上的吞吐量。图21A示出了根据本发明的实施例的与具有使用交错BAA进行图案化的切口(水平线中的间断)或过孔(填充框)的多条线(右侧)有关的BAA的两列交错孔(左侧)，其中，扫描方向由箭头示出。

[0112] 参考图21A，由单个交错阵列产生的线可以如所描绘的那样，其中，线具有单个节距，对切口和过孔进行图案化。具体而言，图21A描绘了多条线2100或者其中不存在线的开放线的位置2102。过孔2104和切口2106可以沿着线2100形成。线2100被示出为与具有扫描方向2112的BAA 2110有关。因此，图21A可以被视为由单个交错阵列产生的典型图案。虚线示出了在图案化的线中发生切割的地方(包括用于去除整条线或线部分的总切割)。过孔位置2104是着陆在线2100的顶部上的图案化过孔。

[0113] 在实施例中，在晶圆/管芯沿着晶圆行进方向2112在下方移动时，BAA 2110的开口或孔中的所有或一些开口或孔可以被切换为打开或“关闭”(例如，束偏转)。在实施例中，根据每个开口是使电子束穿过至样本还是使束偏转到例如法拉第杯或阻断孔中，可以独立控制BAA。该装置可以被构建为使整体束的范围偏转到BAA的仅一部分，并且随后BAA中的个体开口被电气地配置为使电子束通过(“打开”)或不通过(“关闭”)。要意识到的是，对“开口”或“开口高度”的引用指代撞击在接收晶圆上的斑尺寸，而并非指代BAA中的物理开口，这是因为物理开口(例如，微米级)比最终由BAA产生的斑尺寸(例如，纳米级)大得多。因此，当本文中描述了BAA的节距或BAA中的开口的列被称为“对应于”金属线的节距时，这种描述实际上指代如由BAA产生的撞击斑的节距与被切割的线的节距之间的关系。作为示例，由BAA 2110产生的斑的节距与线2100的节距相同(当BAA开口的两个列被一起考虑时)。同时，由BAA 2110的交错阵列的仅一个列产生的斑的节距是线2100的节距的两倍。

[0114] 还要意识到的是，包括如以上所描述的交错的束孔阵列(交错的BAA)的电子束列还可以包括除了结合图4所描述的那些特征以外的其它特征，以下结合图24A-24C更详细描述了这些特征中的一些示例。例如，在实施例中，样本台可以旋转90度以容纳交替的金属化层，该金属化层可以彼此正交地印刷(例如，在X与Y扫描方向之间旋转)。在另一个实施例中，电子束工具能够在将晶圆加载到样本台上之前旋转晶圆90度。

[0115] 图21B示出了根据本发明的实施例的基于图21A中所示出的类型的金属线布局的集成电路中的金属化层2152的叠置体2150的截面视图。参考图21B，在示例性实施例中，从针对下部的八个匹配的金属层2154、2156、2158、2160、2162、2164、2166和2168的单个BAA阵列中获取互连叠置体2150的金属截面。要意识到的是，将不会利用单个BAA来制造上部较厚/较宽的金属线2170和2172。过孔位置2174被描绘为连接下部的八个匹配的金属层2154、2156、2158、2160、2162、2164、2166和2168。

[0116] 在本发明的实施例的第五方面中，描述了用于电子束工具的三个束孔阵列。

[0117] 在实施例中，束孔阵列被实施为解决电子束机器的吞吐量，而同时还实现最小的线节距。如以上所描述的，在没有交错的情况下，边缘位置误差(EPE)的问题表示是线宽两倍的最小节距不能被切割，这是因为在单个叠置体中不存在竖直叠置的可能性。以下所描述的实施例扩展交错BAA的概念以允许三个单独的节距在晶圆上曝光，通过三个通路，或者通过在单个通路中同时照亮/控制所有三个束孔阵列。后面的方法对于获得最佳的吞吐量可能是优选的。

[0118] 在一些实施方式中，代替单个束孔阵列，使用了三个交错的束孔阵列。三个不同阵列的节距可能是相关的(例如，10-20-30)或者不相关的节距。三个节距可以用在目标管芯上的三个单独区域中，或者三个节距可以同时出现在相同的局部区域中。

[0119] 为了提供背景，使用两个或更多个单个阵列将需要单独的电子束装置，或者针对每个不同的孔尺寸/线节距变换束孔阵列。以其它方式结果将是吞吐量限制器和/或经营成本问题。相反，本文中所描述的实施例针对具有多于一个(例如，三个)的交错阵列的BAA。在一个这样的实施例中(在一个BAA上包括三个阵列的情况下)，可以在没有吞吐量损失的情况下在晶圆上对三个不同的节距阵列进行图案化。此外，可以将束图案转向以覆盖三个阵列中的一个。该技术的扩展可以用于通过根据需要在所有三个阵列中打开和关闭阻断器孔来对不同节距的任何混合进行图案化。

[0120] 作为示例，图22示出了根据本发明的实施例的具有三个不同的交错阵列的布局的BAA 2200的孔。参考图22，三个列2202、2204和2206阻断器孔阵列2200可以用于三个不同的线节距，以用于由孔2208中的所有或一些孔进行切割或制造过孔，在晶圆/管芯沿着晶圆行进方向2210在下方移动时孔2208被切换为打开或“关闭”(束偏转)。在一个这种实施例中，可以在不改变器件中的BAA板的情况下对多个节距进行图案化。此外，在特定的实施例中，多个节距可以同时印刷。这两种技术都允许许多点在BAA下面连续通过晶圆期间被印刷。将意识到的是，尽管描述的焦点在于不同节距的三个单独的列，但是实施例可以扩展为包括可以在孔内适配的任何数量的节距，例如1、2、3、4、5等等。

[0121] 在实施例中，根据每个开口是使电子束通过还是使束偏转到法拉第杯或阻断孔中，可以独立控制BAA。该装置可以被构建为将整个束的范围偏转到仅单个节距列，并且随后节距列中的个体开口被电气配置为使电子束通过(“打开”)或不通过(“关闭”)。作为示例，图23示出了根据本发明的实施例的具有三个不同的交错阵列2302、2304和2306的布局的BAA 2300的孔2308，其中，电子束仅覆盖所述阵列中的一个阵列(例如，阵列2304)。在这种装置构造中，可以针对管芯上的仅包含单个节距的特定区域增加吞吐量。下面的晶圆的行进方向由箭头2310指示。

[0122] 在一个实施例中，为了在节距阵列之间进行切换，偏转器可以被添加到电子束列以允许电子束可转向到BAA节距阵列上。作为示例，图24A包括根据本发明的实施例的具有用于使束移位的偏转器的电子束光刻装置的电子束列的截面示意表示。参考图24A，电子束列2400(例如结合图4所描述的)包括偏转器2402。偏转器可以用于使束移位到与具有多个节距阵列的BAA 2404的适当阵列相对应的成形孔中的适当的节距/切口行上。作为示例，图24B示出了针对具有节距#1、切口#1(2452)、节距#2、切口#2(2454)以及节距#N、切口#N(2456)的BAA 2450的三个(或多达n个)节距阵列。要意识到的是，切口#n的高度不等于切口#n+m的高度。

[0123] 其它特征也可以包括在电子束列2400中。例如，进一步参考图24A，在实施例中，样本台可以旋转90度以容纳交替的金属化层，该金属化层可以彼此正交地印刷(例如，在X与Y扫描方向之间旋转)。在另一个实施例中，电子束工具能够在将晶圆加载到样本台上之前旋转晶圆90度。在又一个实施例中，图24C示出了在电子束列上包含的放大狭缝2460。在图24A中示出了这种放大狭缝2460在列2400上的位置。可以包括放大狭缝2460以保持不同切口高度的效率。要意识到的是，以上所描述的特征中的一个或多个特征可以包括在单个电子束列中。

[0124] 在另一个实施例中，电子束完全照亮BAA上的多个或所有列节距。在这种构造中，所有照亮的BAA开口将被电气控制为“打开”以使电子束通过至管芯，或者“关闭”以防止电子束到达管芯。这种布置的优点在于孔的任何组合可以用于在不减少吞吐量的情况下印刷线切口或过孔位置。尽管结合图23和图24A-24C所描述的布置还可以用于产生类似的结果，但将需要针对每个节距阵列的跨晶圆/管芯的单独通路(其将以1/n的因数减少吞吐量，其中，n是需要印刷的BAA上的节距阵列的数量)。

[0125] 图25示出了根据本发明的实施例的具有三个不同的节距的交错阵列的布局的BAA的孔，其中，电子束覆盖所有的阵列。参考图25，根据本发明的实施例，BAA 2500的孔2508具有三个不同的交错阵列2502、2504和2506的布局，其中，电子束可以覆盖所有的阵列(例如，覆盖阵列2502、2504和2506)。由箭头2510指示下面的晶圆的行进方向。

[0126] 在图23或者图25的情况下，具有开口的三个节距允许针对三条不同的线或线宽的切割或过孔创建。然而，线必须与对应的节距阵列的孔对准(相比之下，以下公开了通用的切具)。图26示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(例如，水平线中的间断2604)或过孔(填充框2606)的多条大线2602有关的BAA的三个束交错的孔阵列2600，其中，扫描方向由箭头2608示出。参考图26，局部区域中的所有线都具有相同尺寸(在这种情况下，对应于BAA的右侧上的最大孔2610)。因此，图26示出了由三个交错的束孔阵列中的一个产生的典型图案。虚线示出了在经图案化的线中出现切口的地方。暗色的矩形是着陆在线路/线2602的顶部上的图案化过孔。在这种情况下，只启用了最大的阻断器阵列。

[0127] 图27示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(例如，水平线中的间断2704)或过孔(填充框2706)的多条中等尺寸的线2702有关的BAA的三个束交错的孔阵列2700，其中，扫描方向由箭头2708示出。参考图27，局部区域中的所有线都具有相同尺寸(在这种情况下，对应于BAA中间的中等尺寸的孔2710)。因此，图27示出了由三个交错的束孔阵列中的一个产生的典型图案。虚线示出了在经图案化的线中出现切口的地方。暗色的矩形是着陆在线路/线2702的顶部上的图案化过孔。在这种情况下，只启用了中等的阻断器阵列。

[0128] 图28示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(例如，水平线中的间断2804)或过孔(填充框2806)的多条小线2802有关的BAA的三个束交错的孔阵列2800，其中，扫描方向由箭头2808示出。参考图28，局部区域中的所有线都具有相同尺寸(在这种情况下，对应于BAA的左侧上的最小孔2810)。因此，图28示出了由三个交错的束孔阵列中的一个产生的典型图案。虚线示出了在经图案化的线中出现切口的地方。暗色的矩形是着陆在线路/线2802的顶部上的图案化过孔。在这种情况下，只启用了小的阻断器阵列。

[0129] 在另一个实施例中，可以对三个节距的组合进行图案化，其中，针对已经在这些位置中的线，孔对准是可能的。图29A示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(例如，水平线中的间断2904)或过孔(填充框2906)的多条不同尺寸的线2902有关的BAA的三个束交错的孔阵列2900，其中，扫描方向由箭头2908示出。参考图29A，可以在出现在三个交错的BAA上的固定网格2950上对多达三个的不同金属宽度进行图案化。暗色的BAA的孔2910在它们扫描期间被打开/关闭。浅色的BAA孔2912保持关闭。因此，图29A示出了通过同时使用所有三个交错的束孔阵列所产生的典型图案。虚线示出了在经图案化的线中出现切口的地方。暗色的矩形是着陆在线路/线2902的顶部上的图案化过孔。在这种情况下，小阻断器阵列、中等阻断器阵列和大阻断器阵列全都被启用。

[0130] 图29B示出了根据本发明的实施例的基于图29A中所示出的类型的金属线布局的集成电路中的金属化层的叠置体2960的截面视图。参考图29B，在示例性实施例中，从针对下部八个匹配的级别2962、2964、2966、2968、2970、2972、2974和2976的1x、1.5x和3x节距/宽度的三个BAA节距阵列中获得互连叠置体的金属截面。例如，在级别2962中，调出1x的示例性线2980、1.5x的示例性线2982、以及3x的示例性线2984。要意识到的是，只对于具有从页面出来的线的那些层能够看到金属的不同宽度。相同层中的所有金属为相同厚度，而不管金属宽度。要意识到的是，将不会利用相同的三个节距的BAA来制造上部较厚/较宽的金属。

[0131] 在另一个实施例中，阵列内的不同线可以改变宽度。图30示出了根据本发明的实施例的与具有使用BAA进行图案化的切口(例如，水平线中的间断3004)或过孔(填充框3006)的多条不同尺寸的线3002有关的BAA的三个束交错的孔阵列3000，其中，扫描方向由箭头3008示出。参考图30，来自线3002的阵列底部的第三水平线3050具有位于与窄线3054相同的网格线3056上的宽线3052。用于在不同尺寸的线中进行切割或制造过孔的对应的不同尺寸的、但水平对准的孔3060和3062被突出显示并且水平地以两条线3052和3054为中心。因此，图30示出了具有在图案化期间以及在不同区域内改变线宽的另外的可能性的场景。

[0132] 在本发明的实施例的第六方面中，描述了用于电子束工具的非通用切具。

[0133] 在实施例中，使得在相同区域中切割线的多个节距成为可能。在特定的实施方式中，高吞吐量的电子束处理用于限定具有两个BAA阵列的切口，其中每个阵列都具有等于预定值的开口高度。作为说明性示例，假设切割/插塞轨迹放置在网格上，那么N(20nm-最小布局节距)和M(30nm)可以切割具有最小节距/4(N/4)所需要的EPE容限的多个节距布局(N[20]、M[30]、N*2[40]、N*3或M*2[60]、N*4[80]、M*3[90]nm等等)。

[0134] 图31示出了根据本发明的实施例的不同节距的三组线3102、3104和3106，在每条线上都具有上覆的对应孔3100。参考图31，示出了40nm、30nm和20nm阵列的竖直节距。对于40nm节距线3102，交错的BAA(例如，具有2048个开口)可用于切割线。对于30nm节距线3104，交错的BAA(例如，具有2730个开口)可用于切割线。对于20nm节距线3106，交错的BAA(例如，基友4096个开口)可用于切割线。在该示例性的情况下，在具有节距20nm、30nm和40nm的
10nm步长的单向网格3150上绘制的平行线需要被切割。如图31中所描绘的，BAA具有三个节距(即，三个子阵列)并且与所绘制的轨迹3160轴向对准。

[0135] 假设图31的三个子阵列中的每个子阵列上的每个孔都具有自身的驱动器，那么可以在独立于布局中呈现的节距的数量和混合的工具吞吐量的情况下，执行对在与所描绘的单向网格一致的布局上的轨迹的复杂布局的切割。结果是使得多个切割、不同宽度的多个同时切割、以及大于任何单个节距的宽度的切割成为可能。该设计可以被称为节距不可知论的吞吐量。为了提供背景，对于每个节距需要晶圆的多个通路的这种结果是不可能的。要意识到的是，这种实施方式并非局限于三个BAA开口尺寸。只要在各个BAA节距之间存在共同的网格关系，那么就可以产生附加的组合。

[0136] 此外，在实施例中，在多个节距的情况下，同时进行的多个切割是可能的，并且通过完全覆盖切割距离的不同开口的组合来容纳较宽的线。例如，图32示出了根据本发明的实施例的包括位于共同的网格3214上的一条非常大的线3204、以及束孔阵列竖直节距布局3206(三个阵列3208、3210和3212)的多条不同尺寸的线。非常宽的线3204被竖直方向上附加的三个大孔3216的组合切割。在查看图32时要意识到的是，线3202被示出为被示出为虚线框(例如，与孔3216相对应的虚线框3218)的各个开口切割。

[0137] 在本发明的实施例的第七方面中，描述了用于电子束工具的通用切具。

[0138] 在实施例中，通过限定切口来实现高吞吐量电子束处理，以使得具有等于预定值的开口高度的单个(通用)BAA可以用于多种线节距/宽度。在一个这种实施例中，开口高度的目标为最小节距布局的一半。要意识到的是，对“开口高度”的引用指代撞击在接收晶圆上的斑尺寸，而并非指代BAA中的物理开口，这是因为物理开口(例如，微米级)比最终由BAA产生的斑尺寸(例如，纳米级)大得多。在特定的示例中，对于N＝20nm的最小布局节距，开口的高度是10nm。在这种情况下，可以切割多个节距布局(例如，N[20]、M[30]、N*2[40)、N*3或者M*2[60]、N*4[80]、M*3[90]nm等等]。假设切割/插塞轨迹被放置在预定的网格上，其中轨迹轴线在与两个BAA开口之间的中部一致的预定的一维(1D)网格上对准，可以利用最小节距/4(N/4)的所需EPE容限执行切割。通过最少使两个开口曝光来中断每个金属轨迹邻接，以满足EPE需要＝节距/4。

[0139] 在示例中，图33示出了根据本发明的实施例的多条不同尺寸的线3302、以及通用切具的节距阵列3304。参考图33，在特定的实施例中，具有10nm节距阵列3304(其具有例如8192个开口(仅示出了其中的一些))的BAA被用作为通用切具。要意识到的是，尽管在共同的网格3306上示出，但是在一个实施例中，线实际上完全不需要与网格对准。在该实施例中，通过切具开口来区分间隔。

[0140] 更通常而言，再次参考图33，束孔阵列3304包括交错的方形束开口3308的阵列(例如，8192个交错的方形束开口)，当沿着水平方向3310执行扫描时，这些开口可以被实施为通过使用开口中的一个或多个开口结合竖直方向来切割任何宽度的线路/线3302。唯一的限制在于相邻的线是用于切割任何个体的线的2*EPE。在一个实施例中，通过从BAA 3304动态选择的通用切具开口3308的组合来切割线。作为示例，通过来自BAA 3304的三个开口3314来切割线3312。在另一个示例中，通过来自BAA 3304的11个开口3318来切割线3316。

[0141] 为了与非通用切具进行比较，在图33中示出了阵列3320的分组。要意识到是，阵列3320的分组未出现在通用切具中，但是被示出用于通用切具与基于阵列3320的分组的非通用切具的比较。

[0142] 为了提供背景，其它束孔阵列布置需要特别地在待切割的线的中心线上对准的开口。相反，根据本文中的实施例，通用孔阵列技术允许在未对准的线的中心线上的任何宽度的线路/线的通用切割。此外，通过通用切具来适应将由其它技术的BAA以其它方式固定的线宽(以及间隔)中的变化。因此，可以允许对制造工艺的后期改变、或者特别适应于个体电路的RC需求的线路/线。

[0143] 要意识到的是，只要满足节距/4的EPE范围需要，各个线路/线就并不需要在通用的切具场景中准确对准。仅有的限制在于在线之间提供了足够的空间以在线之间具有EPE/2的距离，其中，切具如下那样以EPE/4排成一行。图34显示了根据本发明的实施例的如针对两条线3402和3404所参考的用于通用切具3400的2*EPE规则。参考图34，顶部线的EPE 3406和底部线的EPE 3408提供了与通用切具的孔3410相对应的2*EPE宽度。因此，针对开口节距的规则与两条线之间的最小间隔相对应。如果距离大于此，则切具将切割任何任意宽度的线。要指出的是，最小的孔尺寸和节距完全等于线的2*EPE。

[0144] 在实施例中，通过使用通用切具，由此得到的结构可以具有在电子束产生的半导体样本中的随机的线宽和布置。然而，随机布置仍然被描述为是单向的，这是因为没有正交的线或钩状物用该方法来制造。通用切具可以被实施用于切割许多不同的节距和宽度，例如，在用于切口和过孔的电子束图案化之前可以通过图案化来制造的任何东西。作为比较，以上所描述的交错阵列和三个交错的阵列BAA与节距的固定位置相关联。

[0145] 更通常而言，参考本发明的实施例的以上方面中的所有方面，要意识到的是，具有线(带有线切口(或插塞))并具有相关联的过孔的金属化层可以在衬底上方进行制造，并且在一个实施例中，可以在先前的金属化层上方进行制造。作为示例，图35示出了根据本发明的实施例的先前层的金属化结构的平面图和相对应的截面视图。参考图35，起始结构3500包括金属线3502和层间电介质(ILD)线3504的图案。可以以类光栅图案来对起始结构3500进行图案化，其中，金属线以恒定的节距间隔开并具有恒定的宽度，如图35中所描绘的。尽管未示出，但线3502可以沿着线在各个位置处具有中断(即，切口或插塞)。如以上所描述的，例如可以通过节距减半或节距四等分方法来制造图案。线中的一些线可以与下面的过孔相关联，例如在截面视图中示出为示例的线3502’。

[0146] 在实施例中，在图35的先前的金属化结构上的金属化层的制造从位于结构3500上方形成层间电介质(ILD)材料开始。随后可以在ILD层上形成硬掩模材料层。硬掩模材料层可以被图案化以形成与3500的线3502正交的单向线的光栅。在一个实施例中，单向硬掩模线的光栅使用常规的光刻(例如，光刻胶和其它相关联的层)来进行制造并且可以具有通过如以上所描述的节距减半、节距四等分等等方法来限定的线密度。硬掩模线的光栅留下下面的ILD层的暴露的光栅区域。最终被图案化用于金属线形成、过孔形成、和插塞形成的是ILD层的这些暴露的部分。例如，在实施例中，如以上所描述的，使用EBL来在暴露的ILD的区域中对过孔位置进行图案化。图案化可以涉及抗蚀层的形成和通过EBL对抗蚀层的图案化以提供过孔开口位置，该过孔开口位置可以被蚀刻到ILD区域中。上覆的硬掩模的线可以用于将过孔仅限制到暴露的ILD的区域，其中由硬掩模线来容纳交叠，其可以被有效地用作蚀刻停止。还可以在单独的EBL处理操作中、在ILD的暴露的区域中(如由上覆的硬掩模线限制的)对插塞(或切口)位置进行图案化。切口或插塞的制造有效地保留最终将中断在其中制造的金属线的ILD的区域。继而可以使用镶嵌方法来制造金属线，其中，使ILD的暴露的部分(在硬掩模线之间并且未被插塞保留层保护的那些部分，例如在“切割”期间进行图案化的光刻胶层)部分凹陷。凹陷还可以使过孔位置从下面的金属化结构延伸到开放的金属线。随后，部分凹陷的ILD区域被填充有金属(还可以涉及填充过孔位置的工艺)，例如，通过电镀和CMP处理，以在上覆的硬掩模线之间提供金属线。硬掩模线最终可以被去除以完成金属化结构。要意识到的是，线切割、过孔形成、和最终的线形成的以上排序仅被提供作为示例。如本文中所描述的，可以使用EBL切口和过孔来适应各种处理方案。

[0147] 在实施例中，如贯穿本说明书所使用的，层间电介质(ILD)材料由电介质材料或绝缘材料的层组成或者包括电介质材料或绝缘材料的层。适合的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、掺杂的硅的氧化物、氟化的硅的氧化物、碳掺杂的硅的氧化物、本领域中公知的各种低k电介质材料、以及它们的组合。可以通过常规的技术(例如化学气相沉积(CVD)、物理气相沉积(PVD)、或者通过其它沉积方法)来形成层间电介质材料。

[0148] 在实施例中，如还贯穿本说明书使用的，互连材料由一种或多种金属或者其它导电结构组成。常见的示例是使用可以包括或者可以不包括铜与周围的ILD材料之间的阻挡层的铜线和结构。如本文中所使用的，术语金属包括合金、叠置体、以及多种金属的其它组合。例如，金属互连线可以包括阻挡层、不同金属或合金的叠置体等等。互连线在本领域中某些时候还被称为迹线、导线(wire)、线、金属、或仅仅被称为互连件。

[0149] 在实施例中，如还贯穿本说明书使用的，硬掩模材料由与层间电介质材料不同的电介质材料组成。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)的层或者硅的氧化物的层、或两者、或者它们的组合。其它适当的材料可以包括基于碳的材料。在另一个实施例中，硬掩模材料包括金属种类。例如，硬掩模或其它上覆的材料可以包括钛或另一种金属的氮化物(例如，氮化钛)的层。可能较少量的其它材料(例如，氧)可以包括在这些层的一个或多个层中。替代地，根据特定的实施方式，可以使用本领域中公知的其它硬掩模层。可以由CVD、PVD、或者通过其它沉积方法来形成硬掩模层。

[0150] 要意识到的是，结合图35所描述的层和材料典型地形成在下面的半导体衬底或结构(例如，集成电路的(多个)下面的器件层)上或上方。在实施例中，下面的半导体衬底表示用于制造集成电路的通用工件对象。半导体衬底通常包括晶圆或者其它块的硅或另一种半导体材料。适合的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)，以及由其它半导体材料形成的类似衬底。根据制造阶段，半导体衬底通常包括晶体管、集成电路等等。衬底还可以包括半导体材料、金属、电介质、掺杂剂、以及在半导体衬底中常常找到的其它材料。此外，可以在下面的较低水平位置的互连层上制造图35中所描绘的结构。

[0151] 在另一个实施例中，EBL切口可以用于制造半导体器件，例如集成电路的PMOS器件或NMOS器件。在一个这种实施例中，EBL切口用于对最终用于形成基于鳍状物或三栅极结构的有源区的光栅进行图案化。在另一个这种实施例中，EBL切口用于对栅极层(例如多晶硅层)进行图案化，最终用于栅极电极制造。作为完成的器件的示例，图36A和图36B分别示出了根据本发明的实施例的具有多个鳍状物的非平面半导体器件的截面视图和平面视图(沿着截面视图的a-a’轴截取的)。

[0152] 参考图36A，半导体结构或器件3600包括由衬底3602形成的、并且位于绝缘区3606内的非平面有源区(例如，包括突出的鳍状物部分3604和子鳍状物部分3605的鳍状物结构)。栅极线3608被设置在非平面的有源区的突出部分3604之上以及在绝缘区3606的部分之上。如所示出的，栅极线3608包括栅极电极3650和栅极电介质层3652。在一个实施例中，栅极线3608还可以包括电介质盖帽层3654。从该透视图还看到栅极接触部3614、以及上覆的栅极接触过孔3616，连同上覆的金属互连件3660，它们中的所有都被设置在层间电介质叠置体或层3670中。还从图36A的透视图中看到的，在一个实施例中，栅极接触部3614被设置在绝缘区3606之上，但未设置在非平面的有源区之上。

[0153] 参考图36B，栅极线3608被示出为设置在突出的鳍状物部分3604之上。可以从该透视图中看到突出的鳍状物部分3604的源极区和漏极区3604A和3604B。在一个实施例中，源极区和漏极区3604A和3604B是突出的鳍状物部分3604的原始材料的掺杂部分。在另一个实施例中，突出的鳍状物部分3604的材料被去除并且用另一种半导体材料来代替，例如，通过外延沉积。在任一种情况下，源极区和漏极区3604A和3604B可以延伸到电介质层3606的高度下方，例如，延伸到子鳍状物部分3605中。

[0154] 在实施例中，半导体结构或器件3600是非平面器件，例如但不限于鳍式FET或三栅极器件。在这种实施例中，对应的半导体沟道区由三维体组成或者被形成在三维体中。在一个这种实施例中，栅极线3608的栅极电极叠置体至少包围顶表面和三维体的一对侧壁。

[0155] 本文中所公开的实施例可以用于制造各种各样不同类型的集成电路和/或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等等。在其它实施例中，可以制造半导体存储器。此外，集成电路或其它微电子器件可以用在本领域中公知的各种各样的电子设备中。例如，在计算机系统(例如，台式电脑、膝上型电脑、服务器)中、蜂窝电话中、个人电子仪器中等等。集成电路可以与总线和系统中的其它部件耦合。例如，处理器可以通过一个或多个总线耦合至存储器、芯片组等等。处理器、存储器、以及芯片组中的每个可以潜在地使用本文中公开的方法来进行制造。

[0156] 图37示出了根据本发明的一个实施方式的计算设备3700。计算设备3700容纳板3702。板3702可以包括多个部件，包括但不限于处理器3704和至少一个通信芯片3706。处理器3704物理和电气地耦合到板3702。在一些实施方式中，至少一个通信芯片3706也物理和电气地耦合到板3702。在其它的实施方式中，通信芯片3706是处理器3704的部分。

[0157] 根据其应用，计算设备3700可以包括其它部件，这些部件可以或可以不物理和电气耦合到板3702。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如硬盘驱动、光盘(CD)、数字多功能盘(DVD)等等)。

[0158] 通信芯片3706实现了用于往返于计算设备3700进行数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固态介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，虽然在一些实施例中它们可以不包含导线。通信芯片3706可以实施多种无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算设备3700可以包括多个通信芯片3706。例如，第一通信芯片3706可以专用于较短距离的无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片3706可以专用于较长距离的无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。

[0159] 计算设备3700的处理器3704包括封装在处理器3704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施例的实施方式的、使用CEBL制造的一个或多个结构。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换为可以储存在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。

[0160] 通信芯片3706还包括封装在通信芯片3706内的集成电路管芯。根据本发明的实施例的另一种实施方式，通信芯片的集成电路管芯包括根据本发明的实施例的实施方式的、使用CEBL制造的一个或多个结构。

[0161] 在其它实施方式中，在计算设备3700内所容纳的另一个部件可以包含集成电路管芯，该集成电路管芯包括根据本发明的实施例的实施方式的、使用CEBL制造的一个或多个结构。

[0162] 在各种实施方式中，计算设备3700可以是膝上型电脑、上网本、笔记本、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在其它实施方式中，计算设备3700可以是处理数据的任何其它电子设备。

[0163] 本发明的实施例可以被提供为可以包括具有储存在其上的指令的机器可读介质的计算机程序产品、或者软件，其可以用于对计算机系统(或其它电子设备)进行编程以执行根据本发明的实施例的过程。在一个实施例中，计算机系统与电子束工具(例如结合图4和/或图24A-24C所描述的)耦合。机器可读介质包括用于储存或发送以机器(例如，计算机)可读的形式的信息的任何机构。例如，机器可读(例如，计算机可读)介质包括机器(例如，计算机)可读储存介质(例如，只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘储存介质、光储存介质、闪速存储器设备等等)、机器(例如，计算机)可读传输介质(电、光、声、或者其它形式的传播信号(例如，红外信号、数字信号等等))等等。

[0164] 图38示出了以计算机系统3800的示例性形式的机器的图示表示，在该计算机系统3800内可以执行用于使得机器执行本文中所描述的方法中的一种或多种方法(例如，端-点检测)的一组指令。在替代的实施例中，机器可以连接到(例如，网络连接)到局域网(LAN)、内联网、外联网、或互联网中的其它机器。机器可以在客户端-服务器网络环境中作为服务器或客户端机器进行操作、或者在对等(或分布式)网络环境中作为对等机器进行操作。机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络应用、服务器、网络路由器、开关或桥、或者能够执行指定待由该机器采取的行动的一组指令(连续的或者以其它方式)。此外，尽管仅示出了单个机器，但是还应当采用术语“机器”以包括单独地或者共同地执行一组(或多组)指令以执行本文中所描述的方法中的任何一种或多种方法的机器(例如，计算机)的任何集合。

[0165] 示意性计算机系统3800包括处理器3802、主存储器3804(例如，只读存储器(ROM)、闪速存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等等、静态存储器3806(例如，闪速存储器、静态随机存取存储器(SRAM)等等)、以及次级存储器3818(例如，数据储存设备)，其经由总线3830彼此进行通信。

[0166] 处理器3802表示一个或多个通用处理设备，例如微处理器、中央处理单元等等。更具体而言，处理器3802可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实施其它指令集的处理器、或者实施指令集的组合的处理器。处理器3802还可以是一个或多个专用处理设备，例如专用集成电路(ASIC)、场可编程栅极阵列(FPGA)、数字信号处理器(DSP)、网络处理器等等。处理器3802被配置为执行用于执行本文中所描述的操作的处理逻辑单元3826。

[0167] 计算机系统3800还可以包括网络接口设备3808。计算机系统3800还可以包括视频显示单元3810(例如，液晶显示器(LCD)、发光二极管显示器(LED)、或者阴极射线管(CRT)、字母数字输入设备3812(例如，键盘)、光标控制设备3814(例如，鼠标)、以及信号产生设备3816(例如，扬声器))。

[0168] 次级存储器3818可以包括在其上储存一组或多组指令(例如，软件3822)的机器可访问储存介质(或者更具体而言，计算机可读储存介质)3832，该一组或多组指令体现了本文中所描述的方法或功能中的任何一种或多种。软件3822还可以在由计算机系统3800对其执行期间完全存在于或至少部分地存在于主存储器3804内和/或处理器3802内，主存储器3804和处理器3802还组成机器可读的储存介质。软件3822还可以经由网络接口设备3808来通过网络3820进行发送或接收。

[0169] 尽管机器可访问的储存介质3832在示例性实施例中被示出为单个介质，但是应当采用术语“机器可读储存介质”以包括储存一组或多组指令的单个介质或多个介质(例如，集中式或分布式数据库、和/或相关联的缓冲存储器和服务器)。还应当采用术语“机器可读储存介质”以包括能够对用于由机器执行的一组指令进行储存或编码并且使得机器执行本发明的方法中的任何一种或多种方法的任何介质。因此，应当采用术语“机器可读储存介质”以包括但不限于固态存储器、和光学介质以及磁性介质。

[0170] 可以在衬底(例如，半导体衬底)上形成或执行本发明的实施例的实施方式。在一个实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构而形成的多晶衬底。在其它实施方式中，可以使用替代的材料形成半导体衬底，该替代的材料可以或可以不与硅组合，其包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或者Ⅲ-Ⅴ族或者Ⅳ族材料的其它组合。尽管这里描述了可以形成衬底的材料的一些示例，但是可以用作在其上可以构建半导体器件的基础的任何材料落入本发明的精神和范围内。

[0171] 可以在衬底上制造多个晶体管，例如，金属-氧化物-半导体场效应晶体管(MOSFET或仅仅MOS晶体管)。在本发明的各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管、或者它们两者的组合。非平面晶体管包括FinFET晶体管，例如双栅极晶体管和三栅极晶体管，以及环绕式或全包围栅极晶体管，例如纳米带和纳米线晶体管。尽管本文中所描述的实施方式可以仅示出平面晶体管，但是应当指出，还可以使用非平面晶体管来执行本发明。

[0172] 每个MOS晶体管都包括由至少两个层(栅极电介质层和栅极电极层)形成的栅极叠置体。栅极电介质层可以包括一层或多层的叠置体。一个或多个层可以包括硅氧化物、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌、和锌之类的元素。可以用在栅极电介质层中的高k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、以及铌锌酸铅。在一些实施例中，可以在栅极电介质层上执行退火过程以当使用高k材料时提高其质量。

[0173] 栅极电极层形成在栅极电介质层上并且可以由至少一个P型功函数金属或者N型功函数金属组成，这取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多个金属层的叠置体组成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。

[0174] 对于PMOS晶体管，可以用于栅极电极的金属包括但不限于：钌、钯、铂、钴、镍、以及导电金属氧化物(例如，氧化钌)。P型金属层将实现具有介于约4.9eV与约5.2eV之间的功函数的PMOS栅极电极的形成。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝)。N型金属层将实现具有介于约3.9eV与约4.2eV之间的功函数的NMOS栅极电极的形成。

[0175] 在一些实施方式中，栅极电极可以由“U”形结构组成，该结构包括大体上平行于衬底的表面的底部部分和大体上垂直于衬底的顶表面的两个侧壁部分。在另一个实施方式中，形成栅极电极的金属层中的至少一个金属层可以仅仅是平面层，该平面层大体上平行于衬底的顶表面，并且不包括大体上垂直于衬底的顶表面的侧壁部分。在本发明的其它实施方式中，栅极电极可以由U形结构和平面的、非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面的、非U形层顶部的一个或多个U形金属层组成。

[0176] 在本发明的一些实施方式中，可以在栅极叠置体的围住(bracket)栅极叠置体的相对侧上形成一对侧壁间隔体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、以及氮氧化硅之类的材料组成。用于形成侧壁间隔体的工艺在本领域中是公知的并且通常包括沉积和蚀刻工艺步骤。在替代的实施方式中，可以使用多个间隔体对，例如，可以在栅极叠置体的相对侧上形成两对、三对、或者四对的侧壁间隔体。

[0177] 如本领域中公知的，在与每个MOS晶体管的栅极叠置体相邻的衬底内形成源极区和漏极区。通常使用注入/扩散工艺或者蚀刻/沉积工艺来形成源极区和漏极区。在前面的工艺中，诸如硼、铝、锑、磷或砷之类的掺杂剂可以被离子注入到衬底中以形成源极区和漏极区。激活掺杂剂并且使得它们进一步扩散到衬底中的退火工艺典型地在离子注入工艺之后。在后面的工艺中，可以首先蚀刻衬底以在源极区和漏极区的位置处形成凹陷部。随后可以执行外延沉积工艺以利用用于制造源极区和漏极区的材料来填充凹陷部。在一些实施方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造源极区和漏极区。在一些实施方式中，可以利用诸如硼、砷、或磷之类的掺杂剂来对外延沉积的硅合金进行原位掺杂。在其它实施例中，可以使用诸如锗或Ⅲ-Ⅴ族材料或合金之类的一种或多种替代的半导体材料来形成源极区和漏极区。并且在其它实施例中，一个或多个金属层和/或金属合金可以用于形成源极区和漏极区。

[0178] 一个或多个层间电介质(ILD)沉积在MOS晶体管之上。可以使用在集成电路结构中对于它们的可用性公知的电介质材料(例如，低k电介质材料)来形成ILD层。可以使用的电介质材料的示例包括但不限于：二氧化硅(SiO2)、碳掺杂的氧化物(CDO)、氮化硅、有机聚合物(例如八氟环丁烷或聚四氟乙烯、硼硅酸盐玻璃(FSG))、以及有机硅酸盐(例如倍半硅氧烷、硅氧烷、或者有机硅酸盐玻璃)。ILD层可以包括气孔或者气隙以进一步减小它们的介电常数。

[0179] 图39示出了包括本发明的一个或多个实施例的内插件3900。内插件3900是用于将第一衬底3902连接至第二衬底3904的中间衬底。第一衬底3902可以是例如集成电路管芯。第二衬底3904可以是例如存储器模块、计算机母板、或者另一种集成电路管芯。通常，内插件3900的目的在于将连接扩散到较宽的节距或者将连接重新布线连接到不同的连接。例如，内插件3900可以将集成电路管芯耦合至球栅阵列(BGA)3906，该球栅阵列随后可以耦合到第二衬底3904。在一些实施例中，第一和第二衬底3902/3904附接到内插件3900的相对侧。在其它实施例中，第一和第二衬底3902/3904附接到内插件3900的相同侧。并且在其它实施例中，通过内插件3900的方式将三个或更多个衬底互连。

[0180] 内插件3900可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料、或者诸如尼龙之类的聚合物材料组成。在其它实施方式中，内插件可以由替代的刚性或柔性材料组成，该刚性或柔性材料可以包括在半导体衬底中使用的上述相同材料，例如，硅、锗、和其它Ⅲ-Ⅴ族和Ⅳ族材料。

[0181] 内插件可以包括金属互连件3908和过孔3910，其包括但不限于穿硅过孔(TSV)3912。内插件3900还可以包括嵌入式器件3914，其包括无源器件和有源器件两者。这样的器件包括但不限于电容器、去耦合的电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、以及静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器、以及MEMS器件之类的更复杂的器件也可以形成在内插件3900上。

[0182] 根据本发明的实施例，本文中所公开的装置或工艺可以用在内插件3900的制造中。

[0183] 图40示出了根据本发明的一个实施例的计算设备4000。计算设备4000可以包括多个部件。在一个实施例中，这些部件附接到一个或多个母板。在替代的实施例中，这些部件被制造到单个片上系统(SoC)管芯上而不是母板上。计算设备4000中的部件包括但不限于集成电路管芯4002和至少一个通信芯片4008。在一些实施方式中，通信芯片4008被制造为集成电路管芯4002的部分。集成电路管芯4002可以包括CPU 4004以及管芯上存储器4006(常常被用作缓冲存储器)，其可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)提供。

[0184] 计算设备4000可包括其它部件，这些其它部件可以或可以不物理和电气地耦合到母板或在SoC管芯内制造。这些其它部件包括但不限于易失性存储器4010(例如，DRAM)、非易失性存储器4012(例如，ROM或闪速存储器)、图形处理单元4014(GPU)、数字信号处理器4016、密码协处理器4042(执行硬件内的加密算法的专用处理器)、芯片组4020、天线4022、显示器或触摸屏显示器4024、触摸屏控制器4026、电池4029或其它电源、功率放大器(未示出)、全球定位系统(GPS)设备4028、罗盘4030、运动协处理器或传感器4032(可以包括加速度计、陀螺仪、和罗盘)、扬声器4034、照相机4036、用户输入设备4038(例如键盘、鼠标、触控笔和触摸板)、以及大容量储存设备4040(例如，硬盘驱动、光盘(CD)、数字多功能盘(DVD)等等)。

[0185] 通信芯片4008实现了用于往返于计算设备4000进行数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固态介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，虽然在一些实施例中它们可以不包含导线。通信芯片4008可以实施多种无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算设备4000可以包括多个通信芯片4008。例如，第一通信芯片4008可以专用于较短距离的无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片4008可以专用于较长距离的无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。

[0186] 计算设备4000的处理器4004包括根据本发明的实施例的实施方式的、使用CEBL制造的一个或多个结构。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。

[0187] 通信芯片4008还包括根据本发明的实施例的实施方式的、使用CEBL制造的一个或多个结构。

[0188] 在其它实施方式中，在计算设备4000内所容纳的另一个部件可以包括根据本发明的实施例的实施方式的、使用CEBL制造的一个或多个结构。

[0189] 在各种实施方式中，计算设备4000可以是膝上型电脑、上网本、笔记本、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在其它实施方式中，计算设备4000可以是处理数据的任何其它电子设备。

[0190] 对本发明的实施例的所例示的实施方式的以上描述(包括在摘要中所描述的内容)并非旨在是详尽的或者将本发明限制于所公开的精确形式。如相关领域中的技术人员将认识到的，尽管出于说明性的目的在本文中描述了本发明的具体实施方式和示例，但在本发明的范围内的各种等效修改是可能的。

[0191] 鉴于以上具体实施方式，可以对本发明作出这些修改。在所附权利要求中所使用的术语不应当被解释为将本发明限制为说明书和权利要求书中所公开的具体实施方式。相反，本发明的范围要完全由根据权利要求诠释的建立的原则所解释的所附权利要求来确定。

[0192] 在实施例中，一种用于电子束工具的阻断器孔阵列(BAA)包括第一阵列的开口，所述第一阵列的开口具有：第一列的开口，所述第一列的开口沿着第一方向；以及第二列的开口，所述第二列的开口沿着所述第一方向并且与所述第一列的开口交错开，所述第一阵列的开口具有第一节距。所述BAA还包括第二阵列的开口，所述第二阵列的开口具有：第三列的开口，所述第三列的开口沿着所述第一方向；以及第四列的开口，所述第四列的开口沿着所述第一方向并且与所述第三列的开口交错开，所述第二阵列的开口具有第二节距。所述BAA还包括第三阵列的开口，所述第三阵列的开口包括：第五列的开口，所述第五列的开口沿着所述第一方向；以及第六列的开口，所述第六列的开口沿着所述第一方向并且与所述第五列的开口交错开，所述第三阵列的开口具有第三节距。所述BAA的扫描方向沿着与所述第一方向正交的第二方向。所述BAA的所述开口中的所有开口在所述第二方向上与单向网格对准，所述单向网格具有的节距是所述第一节距、所述第二节距以及所述第三节距中的最小节距的一半。所述第一节距、所述第二节距、以及所述第三节距是所述网格的所述节距的整数倍。

[0193] 在一个实施例中，所述第一列的开口是沿着所述第一方向对准的第一单列的开口，所述第二列的开口是沿着所述第一方向对准的第二单列的开口，所述第三列的开口是沿着所述第一方向对准的第三单列的开口，所述第四列的开口是沿着所述第一方向对准的第四单列的开口，所述第五列的开口是沿着所述第一方向对准的第五单列的开口，并且所述第六列的开口是沿着所述第一方向对准的第六单列的开口。

[0194] 在一个实施例中，所述网格的所述节距是10nm，所述第一节距是20nm，所述第二节距是30nm，并且所述第三节距是40nm。

[0195] 在一个实施例中，当沿着所述第二方向进行扫描时，所述第一列的开口中的所述开口不与所述第二列的开口中的所述开口交叠，所述第三列的开口中的所述开口不与所述第四列的开口中的所述开口交叠，并且所述第五列的开口中的所述开口不与所述第六列的开口中的所述开口交叠。

[0196] 在一个实施例中，当沿着所述第二方向进行扫描时，所述第一列的开口中的所述开口与所述第二列的开口中的所述开口略微交叠，所述第三列的开口中的所述开口与所述第四列的开口中的所述开口略微交叠，并且所述第五列的开口中的所述开口与所述第六列的开口中的所述开口略微交叠。

[0197] 在一个实施例中，所述第一阵列的开口、所述第二阵列的开口、以及所述第三阵列的开口是形成在硅的薄片中的第一阵列的孔、第二阵列的孔、以及第三阵列的孔。

[0198] 在一个实施例中，所述第一阵列的孔、所述第二阵列的孔、以及所述第三阵列的孔中的一个或多个孔在其周围具有金属。

[0199] 在一个实施例中，所述第一阵列的孔是4096个孔的阵列，其中，所述第二阵列的孔是2730个孔的阵列，并且其中，所述第三阵列的孔是2048个孔的阵列。

[0200] 在实施例中，一种形成半导体结构的图案的方法涉及：在衬底上方形成平行线的图案，所述平行线的图案与具有节距的单向网格对准。所述方法还涉及：在电子束工具中对准所述衬底以提供与所述电子束工具的扫描方向平行的所述平行线的图案，其中，所述电子束工具包括具有阻断器孔阵列(BAA)的列。所述BAA包括第一阵列的开口，所述第一阵列的开口具有第一列的开口，所述第一列的开口沿着与所述扫描方向正交的阵列方向；所述第一阵列还具有第二列的开口，所述第二列的开口沿着所述阵列方向并且与所述第一列的开口交错开，所述第一阵列的开口具有第一节距。所述BAA还包括第二阵列的开口，所述第二阵列的开口具有：第三列的开口，所述第三列的开口沿着所述阵列方向；以及第四列的开口，所述第四列的开口沿着所述阵列方向并且与所述第三列的开口交错开，所述第二阵列的开口具有第二节距。所述BAA还包括第三阵列的开口，所述第三阵列的开口具有：第五列的开口，所述第五列的开口沿着所述阵列方向；以及第六列的开口，所述第六列的开口沿着所述阵列方向并且与所述第五列的开口交错开，所述第三阵列的开口具有第三节距。所述BAA的所述开口中的所有开口与所述单向网格一起沿着所述扫描方向，并且所述单向网格的所述节距是所述第一节距、所述第二节距以及所述第三节距中的最小节距的一半。所述第一节距、所述第二节距、以及所述第三节距是所述单向网格的所述节距的整数倍。所述方法还涉及：从所述BAA的所述第一阵列、所述第二阵列或所述第三阵列中选择一个阵列。所述方法还涉及：在所述平行线的图案中或在所述平行线的图案上方形成切口的图案，以通过沿着所述扫描方向对所述衬底进行扫描来提供所述平行线的图案的线间断。

[0201] 在一个实施例中，从所述BAA的所述第一阵列、所述第二阵列或所述第三阵列中选择一个阵列涉及：使用所述电子束工具的所述列的偏转器。

[0202] 在一个实施例中，形成所述平行线的图案涉及：使用节距减半技术或节距四等分技术。

[0203] 在一个实施例中，形成所述切口的图案涉及：暴露光刻胶材料的层的区域。

[0204] 在实施例中，一种用于电子束工具的列包括电子源，所述电子源用于提供电子束。所述列还包括限制性孔，所述限制性孔沿着所述电子束的束通路与所述电子源耦合。所述列还包括高纵横比的照明光学器件，所述高纵横比的照明光学器件沿着所述电子束的束通路与所述限制性孔耦合。所述列还包括成形孔，所述成形孔沿着所述电子束的束通路与所述高纵横比的照明光学器件耦合。所述列还包括阻断器孔阵列(BAA)，所述阻断器孔阵列(BAA)沿着所述电子束的束通路与所述成形孔耦合。所述BAA包括第一阵列的开口，所述第一阵列的开口具有：第一列的开口，所述第一列的开口沿着第一方向；以及第二列的开口，所述第二列的开口沿着所述第一方向并且与所述第一列的开口交错开，所述第一阵列的开口具有第一节距。所述BAA还包括第二阵列的开口，所述第二阵列的开口具有：第三列的开口，所述第三列的开口沿着所述第一方向；以及第四列的开口，所述第四列的开口沿着所述第一方向并且与所述第三列的开口交错开，所述第二阵列的开口具有第二节距。所述BAA还包括第三阵列的开口，所述第三阵列的开口具有：第五列的开口，所述第五列的开口沿着所述第一方向；以及第六列的开口，所述第六列的开口沿着所述第一方向并且与所述第五列的开口交错开，所述第三阵列的开口具有第三节距。所述列还包括最终孔，所述最终孔沿着所述电子束的束通路与BAA耦合。所述列还包括样品台，所述样品台用于接收所述电子束。
所述样品台的扫描方向沿着与所述BAA的所述第一方向正交的第二方向。所述BAA的所述开口中的所有开口在所述第二方向上与单向网格对准，所述单向网格具有的节距是所述第一节距、所述第二节距以及所述第三节距中的最小节距的一半，并且其中，所述第一节距、所述第二节距、以及所述第三节距是所述网格的所述节距的整数倍。

[0205] 在一个实施例中，所述列还包括偏转器，所述偏转器用于从所述第一阵列的开口、所述第二阵列的开口以及所述第三阵列的开口的其中之一进行选择。

[0206] 在一个实施例中，所述网格的所述节距是10nm，所述第一节距是20nm，所述第二节距是30nm，并且所述第三节距是40nm。

[0207] 在一个实施例中，当沿着所述第二方向对所述样品台进行扫描时，所述第一列的开口中的所述开口不与所述第二列的开口中的所述开口交叠，所述第三列的开口中的所述开口不与所述第四列的开口中的所述开口交叠，并且所述第五列的开口中的所述开口不与所述第六列的开口中的所述开口交叠。

[0208] 在一个实施例中，当沿着所述第二方向对所述样品台进行扫描时，所述第一列的开口中的所述开口与所述第二列的开口中的所述开口略微交叠，所述第三列的开口中的所述开口与所述第四列的开口中的所述开口略微交叠，并且所述第五列的开口中的所述开口与所述第六列的开口中的所述开口略微交叠。

[0209] 在一个实施例中，所述BAA的所述第一阵列的开口、所述第二阵列的开口、以及所述第三阵列的开口是设置在硅的薄片中的第一阵列的孔、第二阵列的孔、以及第三阵列的孔。

[0210] 在一个实施例中，所述第一阵列的孔、所述第二阵列的孔、以及所述第三阵列的孔中的一个或多个孔在其周围具有金属。

[0211] 在一个实施例中，所述金属包括一个或多个电极，所述一个或多个电极用于使所述电子束的部分通过或转向到容纳在所述列中的法拉第杯或阻断孔。

[0212] 在一个实施例中，所述第一阵列的孔是4096个孔的阵列，其中，所述第二阵列的孔是2730个孔的阵列，并且其中，所述第三阵列的孔是2048个孔的阵列。

[0213] 在一个实施例中，所述成形孔是一维成形孔。

[0214] 在一个实施例中，所述样品台能够旋转90度以适应交替的正交层图案化。