半导体元件的驱动装置

摘要

本发明的半导体元件的驱动装置中，即使在高侧电源电压降低的情况下，也能够可靠地将电源电压降低异常传递至低侧。利用电阻(R1、R2)检测高侧电路的高侧电源电压(VB)，在由一对NMOS元件(MN1、MN2)构成的电流反射镜电路与由一对PMOS元件(MP1、MP2)构成的电流反射镜电路之间插入NMOS元件(MN3)，根据高侧电源电压(VB)的电压值改变对电容器(C1)进行充电的电流(i2)，从而改变比较器(CMP1)所产生的时钟脉冲(CLK)的频率。通过随着高侧电源电压(VB)的降低而增大脉冲宽度，对于向电平降低电路的电流供给量的降低进行补偿，从而能够可靠地向低侧电路侧传递信号。

权利要求

1.一种半导体元件的驱动装置，具有驱动以半桥方式连接的上位侧和下位侧的半导体元件的高侧电路和低侧电路、和用于向所述低侧电路通知所述高侧电路的异常的电平降低电路，其特征在于，所述高侧电路具有电压降低检测部和脉冲生成电路，所述电压降低检测部检测所述高侧电路的主电源的电压降低异常；所述脉冲生成电路在所述电压降低检测部检测到所述电压降低异常时基于时钟脉冲生成供给至所述电平降低电路的脉冲信号，所述脉冲生成电路在所述电压降低检测部检测到所述电压降低异常时，根据所述高侧电路的主电源的电压降低而使所述时钟脉冲的频率降低，从而使所述脉冲信号的脉冲宽度变宽。

2.如权利要求1所述的半导体元件的驱动装置，其特征在于，

所述脉冲生成电路具有脉冲产生部和脉冲输出部，所述脉冲产生部检测所述高侧电路的主电源的电压，并生成频率与所述高侧电路的主电源的电压相对应的时钟脉冲，所述脉冲输出部根据所述电压降低检测部检测到所述电压降低异常的信号和所述时钟脉冲而生成并输出所述脉冲信号。

3.如权利要求2所述的半导体元件的驱动装置，其特征在于，

所述脉冲产生部具有：

主电源电压检测电路，接受所述高侧电路的主电源的电压，并输出以规定的分压比分压后的电压，电压电流转换电路，在所述高侧电路的主电源的电压低于低压误动作防止阈值时输出与所述高侧电路的主电源的电压相对应的电流值，定时器电路，利用所述电流值的充放电而产生频率与所述高侧电路的主电源的电压相对应的所述时钟脉冲，以及脉冲输出电路，将所述定时器电路所产生的所述时钟脉冲输出至所述脉冲输出部。

4.如权利要求3所述的半导体元件的驱动装置，其特征在于，

所述电压电流转换电路具有：

第1电流反射镜电路，由一对第1NMOS元件和第2NMOS元件构成，第2电流反射镜电路，由一对第1PMOS元件和第2PMOS元件构成，以及第3NMOS元件，被插入所述第1电流反射镜电路与所述第2电流反射镜电路之间，并且栅极端子接受到所述主电源电压检测电路输出的电压值，所述第3NMOS元件根据所述主电源电压检测电路所输出的电压值，控制从所述第1电流反射镜电路传递至所述第2电流反射镜电路的电流，从而使输出至所述定时器电路的所述电流值变化。

5.如权利要求4所述的半导体元件的驱动装置，其特征在于，

所述半导体元件的驱动装置具有第4NMOS元件，所述第4NMOS元件与由所述第2NMOS元件和所述第3NMOS元件构成的串联电路并联连接，并且，所述第4NMOS元件的栅极端子与构成所述第1电流反射镜电路的所述第1NMOS元件和所述第2NMOS元件的栅极端子相连接，通过设定所述第1电流反射镜电路和所述第2电流反射镜电路之间流过的最小电流，从而设定所述定时器电路所产生的所述时钟脉冲的频率的最低值。

说明书

半导体元件的驱动装置

技术领域

[0001] 本发明涉及驱动以半桥方式连接的半导体元件的高耐压IC，且能够将高侧电路侧的异常经由电平移位电路(电平降低电路)通知给低侧电路侧的半导体元件的驱动装置。

背景技术

[0002] 产业用电动机和伺服用电源等的控制通过驱动以半桥方式连接的半导体元件而进行。作为用于驱动这些半导体元件的控制用集成电路，存在高耐压IC(以下，称为HVIC：High Voltage Integrated Circuit)。HVIC具备控制以半桥方式连接电路的上位侧的半导体元件的高侧电路、和控制下位侧的半导体元件的低侧电路，并能够利用一个IC驱动上位侧和下位侧的半导体元件这两者。HVIC接收微型计算机等的控制信号并输出用于驱动上位侧和下位侧的半导体元件的信号，但是，尤其是为了驱动上位侧的半导体元件而内置有电平移位电路。电平移位电路用于将以低电位输入的控制信号进行电平移位并传递至高电位侧。

[0003] 另外，HVIC内置有在高侧电路中发生异常时，将该异常通知给低侧电路的电平移位电路(电平降低电路)(例如参照专利文献1、2)。

[0004] 根据专利文献1所记载的MOS(Metal-Oxide-Semiconductor：金属氧化物半导体)栅极驱动电路，具备电平移位电路，当存在超过赋予高侧电路的外部输入端子的值的输入时，该电平移位电路将该情况通知给低侧电路。该电平移位电路具有PMOS元件，该PMOS元件在高侧电路发生异常时，将该异常信号进行电平移位。由此，表示高侧电路的异常的信号被传递至低侧电路，并从低侧电路的输出端子作为错误信号而输出。

[0005] 在专利文献2所记载的栅极驱动电路中，也在高侧电路中检测到异常时，将该检测信号经由PMOS和NMOS构成的电平移位降低电路(电平降低电路)传递至低侧电路，并输出至外部。

[0006] 另外，在专利文献2中，将高侧电路中的半导体元件的过电流、控制电源电压降低等的异常传递至低侧电路。但是，表示上述异常的信号通过电平降低电路统一进行传递，因而在低侧电路中无法识别传递来的异常信号为何种异常信号。

[0007] 相对于此，已知在产生多个异常信号的情况下，将多个异常信号加以区别后进行传递，并输出与异常信号相对应的警报信号(专利文献3、4)。在上述专利文献3、4中，公开了具备多个保护电路的半导体装置的驱动电路，多个保护电路检测出的异常按照每个保护电路形成为不同脉冲宽度的脉冲信号，从而将异常检测加以区别后进行传递。

[0008] 接着，对于在HVIC中，在高侧电路中进行多个异常检测，并将其结果经由电平降低电路传递至低侧电路的例子进行说明。此外，在以下的说明中，对端子名称以及该端子中的电压、信号等使用相同的符号。

[0009] 图10是表示HVIC中所包含的电平降低电路的构成例的图，图11是表示脉冲生成电路的功能的图，图12是表示脉冲生成电路的动作的时序图，图13是表示脉冲产生部的输出的图。

[0010] 如图10所示，HVIC具备高侧电路100和低侧电路200。HVIC的高侧电路100具有：被附加作为其主电源的高侧电源电压VB的端子VB；被输入过热信号OH的端子OH；被输入过电流信号OC的端子OC；以及被输入高侧电路100的标准电位VS的端子VS。另外，HVIC的低侧电路200具有：被附加作为其主电源的低侧电源电压VCC的端子VCC；输出警报信号ALM的端子ALM；以及被输入低侧电路200的标准电位GND的端子GND。

[0011] 高侧电路100具有控制电路110和PMOS元件(高耐压P沟道MOSFET)PM1、PM2。控制电路110具有过热检测部111、电压降低检测部112、过电流检测部113、判优器114以及脉冲生成电路115。过热检测部111被输入过热信号OH，其监视功率半导体元件的过热状态。电压降低检测部112被输入高侧电源电压VB，其监视高侧电源电压VB的电压降低。过电流检测部113被输入过电流信号OC，其监视功率半导体元件的过电流状态。判优器114被从过热检测部111输入过热检测信号OHIN、从电压降低检测部112输入电压降低检测信号UVIN以及从过电流检测部113输入过电流检测信号OCIN，并对输入的这些信号进行调停。判优器114将调停后的信号OHE、UVE、OCE发送至脉冲生成电路115，脉冲生成电路115利用根据这些信号生成的脉冲信号来控制PMOS元件PM1、PM2。

[0012] PMOS元件PM1、PM2的漏极端子与低侧电路200连接，并传递高侧电路100中检测出的异常信号。低侧电路200具备控制电路210。该控制电路210具有：电压转换/同相噪声滤波器/脉冲生成部211、锁存缓冲器212、检测/分析部213以及警报输出部214。电压转换/同相噪声滤波器/脉冲生成部211将从高侧电路100传递而来的异常信号进行电压转换，滤去同相噪声，生成脉冲ER1、ER2。锁存缓冲器212根据脉冲ER1、ER2而使状态变化，并输出信号OHR、OCR。检测/分析部213进行输入的信号OHR、OCR的检测和分析，并将分析结果的信号ERDT、OHER、OCER、UVER、RXER输出至警报输出部214中，警报输出部214接收到这些信号后向端子ALM输出警报信号ALM。

[0013] 在HVIC中，当在高侧电路100中检测到过热、过电流或者电压降低的异常时，脉冲生成电路115生成与异常的种类相符的脉冲信号。该脉冲信号通过基于PMOS元件PM1、PM2以及电压转换/同相噪声滤波器/脉冲生成部211的电压转换功能的电平降低电路而被传递至低侧电路200中，从而通知高侧电路100中发生异常的情况。

[0014] 使用表示脉冲生成电路115的功能的图11和作为表示脉冲生成电路115的动作的时序图的图12，对利用电平降低电路传递信号的方法的概要进行说明。

[0015] 上述表示脉冲生成电路115的功能的图和时序图表示相对于高侧电路100中检测出的异常，脉冲生成电路115在该高侧如何驱动电平降低电路。具体而言，脉冲生成电路115在过电流(OC)的异常检测时，仅在PMOS元件PM2侧生成脉冲，在过热(OH)的异常检测时，仅在PMOS元件PM1侧生成脉冲。另外，脉冲生成电路115在电压降低(UV)的异常检测时，在PMOS元件PM1侧和PMOS元件PM2侧交替生成脉冲。

[0016] 通过如此改变向电平降低电路输出脉冲的方法，从而进行高侧电路100中所产生的异常的分类。此外，在异常检测时使PMOS元件PM1、PM2进行间歇性动作，这是因为：若持续保持接通，则电流持续流通，从节省能源的观点来看并不理想。

[0017] 在此，脉冲生成电路115具有脉冲产生部，如图3所示，该脉冲产生部的脉冲周期以及频率不受高侧电源电压VB的影响，输出固定的时钟脉冲CLK。

[0018] 现有技术文献

[0019] 专利文献

[0020] 专利文献1：日本专利特开平8-330929号公报(第0003、0012段落、图1)[0021] 专利文献2：日本专利特开2004-304929号公报(第0021段落、图2)

[0022] 专利文献3：日本专利特开2012-10544号公报

[0023] 专利文献4：日本专利特开2012-143125号公报

发明内容

[0024] 发明所要解决的技术问题

[0025] 在现有的HVIC中，脉冲产生部所输出的时钟脉冲CLK的脉冲周期和频率固定不变，与高侧电源电压VB的电压变化无关。另一方面，在高侧电源电压VB降低时脉冲生成电路115通知电压降低异常的信号UVE，此时，设置于电平降低电路的高侧的PMOS元件的栅极电压(ΔVgs)根据高侧电源电压VB的降低而降低。由此，PMOS元件接通时供给至低侧的电流(PMOS元件的漏极电流)减少，因此，当高侧电源电压VB某种程度降低时，在时钟脉冲CLK的脉冲周期中无法供给足够变更低侧的信号的电荷，从而存在无法向低侧传递信号这一问题。

[0026] 本发明是鉴于上述问题而完成的，其目的在于提供一种即使在高侧电源电压降低时，也能够可靠地将电源电压降低异常传递至低侧的半导体元件的驱动装置。

[0027] 【解决问题的技术方案】

[0028] 为了解决上述问题，本发明提供的半导体元件的驱动装置具备：驱动以半桥方式连接的上位侧和下位侧的半导体元件的高侧电路和低侧电路；和用于将所述高侧电路的异常通知给所述低侧电路的电平降低电路。在该半导体元件的驱动装置中，所述高侧电路具有：检测其主电源的电压降低异常的电压降低检测部、和所述电压降低检测部检测到所述电压降低异常时生成供给至所述电平降低电路的脉冲信号的脉冲生成电路，所述脉冲生成该电路在所述电压降低检测部检测到所述电压降低异常时根据所述高侧电路的主电源的电压降低而使所述脉冲信号的频率降低。

[0029] 发明效果

[0030] 上述构成的半导体元件的驱动装置，在检测到高侧电路的主电源的电压降低异常时，使时钟脉冲的频率降低而使脉冲宽度增大。由此，即使在高侧电路的主电源的电压降低时，也能够抑制电平降低电路的电荷供给量降低，从而存在能够可靠地将高侧电路的异常传递至低侧这一优点。

[0031] 本发明的上述及其他的目的、特征以及优点，根据表示作为本发明的例子较佳的实施方式的附图及相关联的以下说明将变得更加清楚。

附图说明

[0032] 图1是表示本发明的半导体元件的驱动装置中的脉冲生成电路的概略构成的图。

[0033] 图2是表示第1实施方式涉及的半导体元件的驱动装置的脉冲产生部的概略构成的图。

[0034] 图3是表示脉冲产生部的电压电流转换的概要的图。

[0035] 图4是表示脉冲产生部的构成例的电路图。

[0036] 图5是表示脉冲产生部的输出的图。

[0037] 图6是表示脉冲输出部的构成例的电路图。

[0038] 图7是表示第2实施方式涉及的脉冲产生部的电压电流转换的概要的图。

[0039] 图8是第2实施方式涉及的脉冲产生部的构成例的电路图。

[0040] 图9是表示第2实施方式涉及的脉冲产生部的输出的图。

[0041] 图10是表示HVIC所包含的电平降低电路的构成例的图。

[0042] 图11是表示脉冲生成电路的功能的图。

[0043] 图12是表示脉冲生成电路的动作的时序图。

[0044] 图13是表示脉冲产生部的输出的图。

具体实施方式

[0045] 以下，参照附图，并以适用于HVIC的情况为例，对于本发明的实施方式详细进行说明。

[0046] 图1是表示本发明的半导体元件的驱动装置中的脉冲生成电路的概略构成的图。

[0047] 该脉冲生成电路10对应于构成图10所示HVIC的高侧的控制电路110的脉冲生成电路115，具备脉冲产生部20和脉冲输出部30。另外，脉冲生成电路10被附加高侧电路的电源和标准电位。

[0048] 脉冲产生部20输入高侧电源电压VB，并输出脉冲频率与高侧电源电压VB的电压相对应的时钟脉冲CLK。

[0049] 脉冲输出部30输入判优器所输出的信号OHE、UVE、OCE，并根据脉冲产生部20所输出的时钟脉冲CLK而输出驱动PMOS元件PM1、PM2的信号PM1、PM2。另外，脉冲输出部30根据信号OHE、UVE、OCE的输入而向脉冲产生部20输出使能信号EN。

[0050] ＜第1实施方式＞

[0051] 图2是表示第1实施方式涉及的半导体元件的驱动装置的脉冲产生部的概略构成的图，图3是表示脉冲产生部的电压电流转换的概要的图，图4是表示脉冲产生部的构成例的电路图，图5是表示脉冲产生部的输出的图。

[0052] 如图2的概略构成所示，脉冲生成电路10的脉冲产生部20是将VB电压检测电路21、电压电流转换电路22、定时器电路23以及脉冲输出电路24串联连接而构成。VB电压检测电路21中被输入高侧电源电压VB，从脉冲输出电路24输出时钟脉冲CLK。定时器电路23和脉冲输出电路24中被输入来自脉冲输出部30的使能信号EN。

[0053] 在此，如图3所示，电压电流转换电路22将VB电压检测电路21检测出的高侧电源电压VB转换成与其电压值相对应的电流值。实际上，使用将高侧电源电压VB在VB电压检测电路21中利用电阻进行分压后的电压值，当该电压值较高时，转换成规定的电流值。当分压后的电压值低于相当于低电压误动作防止(UVLO：Under Voltage Lock Out)阈值的电压值时，电流因受到栅极接收该分压后的电压值的元件的驱动能力的限制而减少，当分压后的电压值达到接收该电压的元件的阈值电压Vth时，电流变为零。

[0054] 具有以上功能的脉冲产生部20可以如图4所示的电路图那样构成。该脉冲产生部20中，首先设有串联连接的电阻R1、R2，构成VB电压检测电路21。

[0055] 电阻R1的一个端子接收高侧电源电压VB，电阻R1的另一个端子与电阻R2的一个端子连接，电阻R2的另一个端子与高侧电路的标准电位VS连接。电阻R2与稳压二极管ZD1并联连接。该稳压二极管ZD1用于保护进行电压电流转换的元件的控制电压不会因高侧电源电压VB的电压升高而超过器件耐压。

[0056] 作为VB电压检测电路21的输出的电阻R1、R2的共同连接点与电压电流转换电路22连接。该电源电流转换电路22具备电流源IS、NMOS元件MN1、MN2、MN3以及PMOS元件MP1、MP2。

[0057] NMOS元件MN1、MN2构成电流反射镜电路，NMOS元件MN1的漏极端子与栅极端子连接，NMOS元件MN1的漏极端子中被从电流源IS输入作为标准的电流iO(定电流)。NMOS元件MN2的漏极端子与NMOS元件MN3的源极端子连接。NMOS元件MN3的栅极端子与电阻R1、R2的共同连接点连接，NMOS元件MN3的漏极端子与PMOS元件MP1的漏极端子以及栅极端子连接。NMOS元件MN3是栅极端子接收将上述高侧电源电压VB分压后的电压值的元件，PMOS元件MP1中流通上述与高侧电源电压VB相对应的电流i1。PMOS元件MP1、MP2构成电流反射镜电路，PMOS元件MP2的漏极端子构成该电压电流转换电路22的输出端子，并输出与电流i1成比例的电流i2。

[0058] PMOS元件MP2的漏极端子与定时器电路23连接。该定时器电路23具备电容器C1、比较器CMP1、标准电压源REF1、逆变器电路INV1以及NMOS元件MN4。

[0059] 电容器C1的一端与PMOS元件MP2的漏极端子连接，电容器C1的另一端与标准电位VS连接，从而构成为将电流i2进行积分(蓄积)。另外，电容器C1的一端与比较器CMP1的非反相输入端子连接，比较器CMP1的反相输入端子与标准电压源REF1连接。比较器CMP1的输出端子与逆变器电路INV1的输入端子连接。另外，电容器C1与NMOS元件MN4并联连接，能够将充电至电容器C1的电荷释放。

[0060] 逆变器电路INV1的输出端子与脉冲输出电路24连接。该脉冲输出电路24具备：NOR电路NOR1、NOR2；延迟电路DL1、DL2；OR电路OR1；锁存电路(RS触发器)LT1以及逆变器电路INV2。

[0061] 逆变器电路INV1的输出端子分别与NOR电路NOR1、NOR2的一个输入端子连接。NOR电路NOR1的输出端子与锁存电路LT1的设置输入端子S连接，并输出设置脉冲SPLS。NOR电路NOR2的输出端子与锁存电路LT1的重置输入端子R连接，并输出重置脉冲RPLS。锁存电路LT1的输出端子Q被用作输出时钟脉冲CLK的脉冲产生部20的输出端子，并且与延迟电路DL1的输入端子连接。延迟电路DL1的输出端子与NOR电路NOR1的另一个输入端子连接。锁存电路LT1的反相输出端子XQ与延迟电路DL2的输入端子连接，延迟电路DL2的输出端子与NOR电路NOR2的另一个输入端子连接。此外，延迟电路DL1、DL2用于充分得到设置脉冲SPLS和重置脉冲RPLS的脉冲宽度。NOR电路NOR1、NOR2的输出端子与OR电路OR1的第1和第2输入端子连接，OR电路OR1的第3输入端子与输入端子接收使能信号EN的逆变器电路INV2的输出端子连接。而且，OR电路OR1的输出端子与构成定时器电路23的一部分的NMOS元件MN4的栅极端子。

[0062] 此外，在VB电压检测电路21中，电阻R1、R2被设定为：在VB输入达到高侧电源电压VB的最大值(VBmax)时，NMOS元件MN3的栅极电压不会超过NMOS元件MN3的栅极耐压。优选电阻R1、R2的分压比被设定为在与该脉冲产生部20的电源电压V5的电位相同的电位以下。另外，为了使该脉冲产生部20具有如图3所示以UVLO阈值为分界而使电压电流转换电路22的电流值减少的特性，需要如下那样调整电阻R1、R2的分压比。即，

[0063] (1)求出NMOS元件MN1中流通有电流i0时的栅极电压VG1。另外，在NMOS元件MN1中流通有电流i0，且未通过NMOS元件MN3而使电流减小时，将NMOS元件MN2中流通的电流设为i10(当NMOS元件MN1与NMOS元件MN2的尺寸相等时，i0＝i10)。

[0064] (2)根据(VG1-Vth)求出电压电流转换电路22的电流开始减小时的NMOS元件MN2的漏极电压(＝NMOS元件MN3的源极电压)。这是NMOS元件MN2从饱和区域切换为非饱和区域的电压。此外，Vth是NMOS元件MN2和NMOS元件MN3的阈值电压(两者的阈值电压相等)。

[0065] (3)将NMOS元件MN3中流通有饱和电流i10时的NMOS元件MN3的源极-栅极间电压设为VG2。

[0066] (4)按照高侧电源电压VB为UVLO阈值时的NMOS元件MN3的栅极电压为(VG1-Vth+VG2)的方式设定电阻R1、R2的分压比。

[0067] 另外，在电压电流转换电路22中，NMOS元件MN3的接通电阻为足够将电流i0复制为电流i1的值，因而被设定为小于NMOS元件MN2的接通电阻。

[0068] 在以上那样构成的脉冲产生部20中，当基于高侧电源电压VB的电阻R1、R2的分压电压为高于UVLO阈值的正常值时，NMOS元件MN3变为接通状态。由此，电流偏压输入值(i0)通过构成电流反射镜电路的NMOS元件MN1、MN2以及PMOS元件MP1、MP2依次被复制，变为电流i2。电流反射镜电路的电流比根据定时器电路23的条件(电容器C1、标准电压源REF1、时钟脉冲CLK的频率)而决定。

[0069] 电压电流转换电路22中得到的电流i2在电容器C1中被积分。电容器C1的电压QT根据电流i2的值、电容器C1的容量值以及蓄积时间t(最大值为时钟脉冲CLK的频率/2)而决定。该电压QT被输入比较器CMP1中，并与标准电压源REF1的标准电压REF1进行比较。

[0070] 当电压QT低于标准电压REF1时，比较器CMP1的输出端子变为低电平，逆变器电路INV1输出高电平的信号。此时，NOR电路NOR1、NOR2的输出端子变为低电平，因而锁存电路LT1维持此时的内部状态和输出。

[0071] 当电压QT达到标准电压REF1时，比较器CMP1的输出端子变为高电平，逆变器电路INV1输出低电平的信号。此时，NOR电路NOR1、NOR2根据锁存电路LT1的输出状态而输出设置脉冲SPLS或者重置脉冲RPLS(Q输出为低电平时输出设置脉冲SPLS，XQ输出为低电平时输出重置脉冲RPLS)，因而锁存电路LT1的状态反转，从而使时钟脉冲CLK反相。另外，在输出设置脉冲SPLS或者重置脉冲RPLS时，OR电路OR1使NMOS元件MN4接通，将充电至电容器C1中的电荷释放至标准电位VS。

[0072] 此外，该电容C1在从脉冲输出部30输入逆变器电路INV2的使能信号EN从高电平(使能状态：异常检测)变为低电平(停用状态)时，也通过NMOS元件MN4进行放电。在使能信号EN持续为低电平的状态(停用状态)的期间，电容器C1的电压QT保持标准电位VS不变，因而定时器电路23的动作停止。

[0073] 如上所述，当高侧电源电压VB呈高于UVLO阈值的状态时，电容C1始终通过固定的电流i2进行充电。因此，如图5所示，脉冲产生部20输出频率固定的时钟脉冲CLK。

[0074] 接着，在高侧电源电压VB低于UVLO阈值而变为电压降低异常时，NMOS元件MN3进行作用以使电流i1随着高侧电源电压VB的降低而降低。由此，通过PMOS元件MP1、MP2的电流反射镜电路而被复制的电流i2也降低，从而电容器C1的充电电流降低。由此，脉冲输出电路24所生成的时钟脉冲CLK的脉冲宽度变宽，如图5所示，脉冲产生部20输出频率降低的时钟脉冲CLK。

[0075] 当高侧电源电压VB降低而使VB电压检测电路21的输出电压在NMOS元件MN3的阈值电压Vth以下时，NMOS元件MN3变为高阻抗，因而电流i1断开，由此，定时器电路23的动作停止。

[0076] 图6是表示脉冲输出部的构成例的电路图。

[0077] 脉冲输出部30具备：AND电路AND11、AND12、AND13、AND14、AND15；NAND电路NAND11；锁存电路(D触发器)LT11；OR电路OR11、OR12、OR13、OR14以及驱动电路DR11、DR12。

[0078] AND电路AND11、AND12、AND13分别被构成为：一个输入端子接收异常检测的信号OHE、UVE、OCE，另一个端子接收来自脉冲产生部20的时钟脉冲CLK。AND电路AND11、AND12的输出端子与OR电路OR11、OR12的一个输入端子连接。OR电路OR11、OR12的输出端子分别与驱动电路DR11、DR12的输入端子连接，驱动电路DR11、DR12的输出端子分别与电平降低电路的PMOS元件PM1、PM2的栅极端子连接。

[0079] AND电路AND13的输出端子与AND电路AND14、AND15的一个输入端子连接，AND电路AND14、AND15的输出端子分别与OR电路OR11、OR12的另一个输入端子连接。

[0080] NAND电路NAND11的一个输入端子接收信号UVE，另一个输入端子与锁存电路LT11的输出端子Q连接。NAND电路NAND11的输出端子与锁存电路LT11的数据输入端子D连接。另外，锁存电路LT11被构成为：其时钟输入端子C接收时钟脉冲CLK。

[0081] 锁存电路LT11的输出端子Q与作为AND电路AND14的另一个输入端子的反相输入端子连接，并且与AND电路AND15的另一个输入端子连接。

[0082] OR电路OR13被构成为：其一个输入端子接收信号OHE，另一个输入端子接收信号OCE，OR电路OR13的输出端子与OR电路OR14的一个输入端子连接。OR电路OR14的另一个输入端子被构成为接收信号UVE，OR电路OR14的输出端子构成向脉冲产生部20输出使能信号EN的输出端子。

[0083] 根据该脉冲输出部30，当HVIC在高侧未发生任何异常时，信号OHE、UVE、OCE全部为低电平。因此，使能信号EN也为低电平，在接收该使能信号EN的脉冲产生部20中，定时器电路23的动作停止，未输出时钟脉冲CLK。

[0084] 另外，AND电路AND11、AND12、AND13的一个输入端子为低电平，因而其输出端子也呈低电平。另外，AND电路AND14、AND15中，输入其一个输入端子的AND电路AND13的输出为低电平，因而其输出端子也呈低电平。因此，OR电路OR11、OR12的两个输入端子为低电平，因此，驱动电路DR11、DR12被供给低电平的信号。

[0085] 在此，当信号UVE为低电平时发生过热异常或者过电流异常而导致信号OHE或者信号OCE变为高电平时，使能信号EN变为高电平，端子CLK被从脉冲产生部20输入时钟脉冲CLK。此时，AND电路AND13输出低电平的信号，AND电路AND14、AND15也输出低电平，因此，OR电路OR11、OR12仅接收来自AND电路AND11、AND12的信号。

[0086] 当AND电路AND11接收到高电平的信号OHE时，AND电路AND11输出与时钟脉冲CLK相同的信号，该信号经由OR电路OR11和驱动器电路DR11而被输送至电平降低电路的PMOS元件PM1。

[0087] 另一方面，当AND电路AND12接收到高电平的信号OCE时，AND电路AND12输出与时钟脉冲CLK相同的信号，该信号经由OR电路OR12和驱动电路DR12而被输送至电平降低电路的PMOS元件PM2。

[0088] 另外，当在信号OHE、OCE为低电平时发生电压降低异常而导致信号UVE变为高电平时，使能信号EN变为高电平，端子CLK中被从脉冲产生部20输入时钟脉冲CLK。此时，AND电路AND11、AND12输出低电平，因此，OR电路OR11、OR12仅接收来自AND电路AND14、AND15的信号。

[0089] AND电路AND13的一个输入端子接收高电平的信号，另一个输入端子接收时钟脉冲CLK，因而将与时钟脉冲CLK相同的信号施加于AND电路AND14、AND15的一个输入端子。另一方面，锁存电路LT11每当输入时钟脉冲CLK时便读取数据输入端子D的逻辑状态，并将读出的逻辑状态输出。此时，NAND电路NAND11的一个输入端子接收高电平的信号UVE，另一个输入端子接收锁存电路LT11的输出信号，因此，输出逻辑状态与锁存电路LT11的输出信号相反的信号。由此，锁存电路LT11每当输入时钟脉冲CLK时，其输出端子Q的逻辑状态便发生变化(反转)。锁存电路LT11的输出信号同时被输入至AND电路AND14、AND15的另一个输入端子中。但是，AND电路AND14的另一个输入端子为负逻辑输入，因此，每当锁存电路LT11的输出信号改变逻辑状态，AND电路AND14、AND15便交替地打开栅极。由此，OR电路OR11、OR12交替地对驱动电路DR11、DR12施加脉冲周期为时钟脉冲CLK的2倍、频率为时钟脉冲CLK的1/2的脉冲信号PM1、PM2。

[0090] 此外，在脉冲产生部20中，该时钟脉冲CLK通过根据高侧电源电压VB而改变定时器电路23的计时时间，从而对输出脉冲宽度进行调制。即，在高侧电源电压VB低于UVLO阈值时，随着高侧电源电压VB降低而脉冲宽度变大，随着电源电压变高而脉冲宽度变窄。由此，即使在高侧电源电压VB降低而导致构成电平降低电路的PMOS元件PM1、PM2的电流供给量减少时，电荷供给量也与脉冲宽度变宽相对应地增加，因而能够可靠地向低侧电路侧传递信号。

[0091] ＜第2实施方式＞

[0092] 图7是表示第2实施方式涉及的脉冲产生部的电压电流转换的概要的图，图8是表示脉冲产生部的构成例的电路图，图9是表示脉冲产生部的输出的图。此外，在图8中,对于与图4所示的构成要素相同的构成元素标注相同的符号,并且省略详细说明。另外，在该第2实施方式涉及的半导体元件的驱动装置中，脉冲产生部20以外的脉冲输出部30等的构成与第1实施方式涉及的半导体元件的构成相同，故省略其记载。

[0093] 在第2实施方式涉及的半导体元件的驱动装置中，如图7所示，脉冲产生部20的电压电流转换电路22在从UVLO阈值降低至阈值电压Vth时，以使输出的电流变为非零的最小值的方式进行转换。即，当在VB电压检测电路21中利用电阻分压后的电压值较高时进行转换，以输出规定的电流值。当分压后的电压值低于UVLO阈值时，电流降低，接收该分压后的电压值的元件在分压后的电压值为该元件的阈值电压Vth以下时输出的电流变为零，但是，此时也设置供非零的最小电流值流通的路径。

[0094] 具有以上特性的电压电流转换电路22的脉冲产生部20，如图8所示，与图4所示的脉冲产生部20相比较，电压电流转换电路22的部分发生变更。即，在串联连接的NMOS元件MN2、MN3上追加并联连接有NMOS元件MN5，NMOS元件MN5的栅极端子与构成电流反射镜电路的一对NMOS元件MN1、MN2的栅极端子连接。此外，NMOS元件MN1、MN2、MN3、MN5使用阈值电压相同的元件。

[0095] 通过构成为追加NMOS元件MN5并始终在NMOS元件MN5中流通电流i1的一部分，如图9所示，由此使可输出时钟脉冲CLK的高侧电源电压VB的电压降低范围增大。通过由NMOS元件MN5定义电流反射镜电路中流动的电流i1的最小值，从而设定时钟脉冲CLK的频率的最小值。即使在该情况下，当高侧电源电压VB降低而导致构成电平降低电路的PMOS元件PM1、PM2的电流供给量减少时，通过增大脉冲宽度而对电流供给量的降低进行补偿，从而也能够可靠地向低侧电路侧传递信号。

[0096] 此外，在以上的实施方式中，脉冲产生部20生成根据高侧电源电压VB的电压降低而对频率进行调制的时钟脉冲CLK，电平降低电路使用该时钟脉冲CLK而将高侧电源电压VB的电压降低异常传递至低侧电路。但是，该频率变化的时钟脉冲CLK并非仅使用于电压降低异常的传递，将过热、过电流等的异常传递至低侧电路时也同样使用。由此，即使在发生过热、过电流等异常时高侧电源电压VB降低，也能够可靠地将过热、过电流等异常传递至低侧电路。

[0097] 上述仅示出本发明的原理。进而，本领域的技术人员能够进行多种变形、变更，本发明并不限定于以上所示、所说明的正确构成和应用例，对应的所有变形例和等效部件均视为后附权利要求及其等效内容所限定的本发明的范围。

[0098] 符号说明

[0099] 10     脉冲生成电路

[0100] 20    脉冲产生部

[0101] 21    VB电压检测电路

[0102] 22    电压电流转换电路

[0103] 23    定时器电路

[0104] 24    脉冲输出电路

[0105] 30     脉冲输出部

[0106] AND11、AND12、AND13、AND14、AND15  AND电路

[0107] C1   电容器

[0108] CMP1    比较器

[0109] DL1、DL2  延迟电路

[0110] DR11、DR12  驱动电路

[0111] INV1、INV2  逆变器电路

[0112] IS    电流源

[0113] LT1、LT11    锁存电路

[0114] MN1、MN2、MN3、MN4、MN5 NMOS元件

[0115] MP1、MP2   PMOS元件

[0116] NAND11    NAND电路

[0117] NOR1、NOR2  NOR电路

[0118] OR1、OR11、OR12、OR13、OR14 OR电路

[0119] PM1、PM2 PMOS元件

[0120] R1、R2   电阻

[0121] VB      高侧电源电压

[0122] VS      高侧电路的标准电位VS