具有区域译码器的阵列架构

摘要

本发明公开了一种具有区域译码器的阵列架构，该阵列架构包括：多条第一信号线；以及多个子阵列，共享这些第一信号线。各子阵列包括：一第二信号线；多条第三信号线；多条第四信号线；多个区域译码器，位于这些第一信号线、该第二信号线与这些第三信号线的各交叉处；以及多个阵列单元，位于这些第一信号线、这些第三信号线与这些第四信号线的各交叉处。这些区域译码器的个别控制端由这些第一信号线所构成。响应于这些第一信号线与该第二信号线的一选择情况，这些区域译码器的一选择这些第三信号线之一。

权利要求

1.一种阵列架构，包括：

多条第一信号线；以及

多个子阵列，共享这些第一信号线，各子阵列包括：一第二信号线；

多条第三信号线；

多条第四信号线；

多个区域译码器，位于这些第一信号线、该第二信号线与这些第三信号线的各交叉处；

以及

多个阵列单元，位于这些第一信号线、这些第三信号线与这些第四信号线的各交叉处；

其中，这些区域译码器各自的控制端由这些第一信号线所构成，以及，响应于这些第一信号线与该第二信号线的一选择情况，这些区域译码器之一选择这些第三信号线之一。

2.根据权利要求1所述的阵列架构，其中，这些第一信号线为多条字线，这些字线贯穿该阵列架构；

该第二信号线为一共同源极线；

这些第三信号线为多条区域源极线；以及这些第四信号线为多条位线。

3.根据权利要求1所述的阵列架构，其中，响应于这些第一信号线之一与该第二信号线被选择，这些区域译码器中的一相对应区域译码器被导通，以选择被选的该第三信号线。

4.根据权利要求1所述的阵列架构，其中，各区域译码器包括多个开关，这些开关共享一第一接点，各开关位于该第二信号线与这些第一信号线中的一相关第一信号线的交叉处，以及响应于这些第一信号线之一被选择，这些开关中的一相关开关被导通而其余开关则被关闭，以将被选择的该第二信号线的一电流导向至被选择的这些第三信号线之一。

5.根据权利要求4所述的阵列架构，其中，各这些开关包括：该第一接点，一第二接点与该控制端，该第二接点电性连接至该第二信号线；

透过该第二信号线，这些开关的这些第二接点互相电性连接；以及该第一接点电性连接至这些第三信号线中的一相关第三信号线。

6.根据权利要求1所述的阵列架构，其中，该第二信号线由一金属线或一扩散层所形成；以及各这些第三信号线由一金属线或一扩散层所形成。

7.一种阵列架构，包括：

多条第一信号线，各这些第一信号线以一第一方向贯穿该阵列架构；

多条第二信号线，各这些第二信号线以一第二方向贯穿该阵列架构；

多条第三信号线，各这些第三信号线延伸于该第一方向上但不贯穿该阵列架构；

多条第四信号线，延伸于该第二方向上；

多个区域译码器，位于这些第一信号线、这些第二信号线与这些第三信号线的各交叉处；以及多个阵列单元，位于这些第一信号线、这些第三信号线与这些第四信号线的各交叉处；

其中，这些第一信号线控制这些区域译码器是否被导通，以及，这些区域译码器译码这些第一信号线与这些第二信号线的一电压施加情况，以选择这些第三信号线之一。

8.根据权利要求7所述的阵列架构，其中，这些第一信号线构成这些区域译码器各自的控制端；

这些第一信号线为多条字线；

这些第二信号线为多条共同源极线；

这些第三信号线为多条区域源极线；以及这些第四信号线为多条位线。

9.根据权利要求7所述的阵列架构，其中，响应于这些第一信号线之一与这些第二信号线之一被选择，这些区域译码器中的一相对应区域译码器被导通，以选择被选的该第三信号线。

10.根据权利要求8所述的阵列架构，其中，各区域译码器包括多个开关，这些开关共享一第一接点，各开关位于这些第二信号线中的一相关第二信号线与这些第一信号线中的一相关第一信号线的交叉处，以及响应于这些第一信号线之一被选择，耦接至被选择该第一信号线的这些开关中的一相关开关被导通而其余开关则被关闭，以将被选的该第二信号线的一电流导向至被选的该第三信号线。

11.根据权利要求10所述的阵列架构，其中，各这些开关包括：该第一接点，一第二接点与该控制端，该第二接点电性连接至该第二信号线；

透过该第二信号线，这些开关的这些第二接点互相电性连接；以及该第一接点电性连接至这些第三信号线中的一相关第三信号线。

说明书

具有区域译码器的阵列架构

技术领域

[0001] 本发明是有关于一种具有区域译码器的阵列架构。

背景技术

[0002] 阵列架构，例如，存储器装置中的存储器阵列，通常包括多个阵列单元、多条位线、多条源极线与多条字线。阵列单元，例如是存储器单元，可能位于字线与位线的交叉处。

[0003] 努力方向之一乃是如何以简单架构对阵列架构进行选择/译码，以减少电路面积、减缓RC延迟等问题。

发明内容

[0004] 本发明是有关于一种具有区域译码器的阵列架构，当相关字线被选择时，相关区域译码器也被选择，所以，无须额外的译码控制/选择电路。

[0005] 根据本发明的一实施例，提出一种阵列架构，包括：多条第一信号线；以及多个子阵列，共享这些第一信号线。各子阵列包括：一第二信号线；多条第三信号线；多条第四信号线；多个区域译码器，位于这些第一信号线、该第二信号线与这些第三信号线的各交叉处；以及多个阵列单元，位于这些第一信号线、这些第三信号线与这些第四信号线的各交叉处。
这些区域译码器的个别控制端由这些第一信号线所构成。响应于这些第一信号线与该第二信号线的一选择情况，这些区域译码器的一选择这些第三信号线之一。

[0006] 根据本发明的另一实施例，提出一种阵列架构，包括：多条第一信号线，各这些第一信号线以一第一方向贯穿该阵列架构；多条第二信号线，各这些第二信号线以一第二方向贯穿该阵列架构；多条第三信号线，各这些第三信号线延伸于该第一方向上但不贯穿该阵列架构；多条第四信号线，延伸于该第二方向上；多个区域译码器，位于这些第一信号线、这些第二信号线与这些第三信号线的各交叉处；以及多个阵列单元，位于这些第一信号线、这些第三信号线与这些第四信号线的各交叉处。这些第一信号线控制这些区域译码器是否被导通。这些区域译码器译码这些第一信号线与这些第二信号线的一电压施加情况，以选择这些第三信号线之一。

[0007] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

[0008] 图1显示根据本发明一实施例的阵列架构的示意图。

[0009] 图2A与图2B显示对本发明一实施例的阵列架构的一子阵列进行译码/选择的示意图。

[0010] 图3A与图3B显示根据本发明实施例的区域译码器的布局图与等效电路图。

[0011] 图4A与图4B显示根据本发明实施例的阵列单元的布局图与等效电路图。

[0012] 【符号说明】

[0013] 100：阵列架构         110-130：子阵列

[0014] C1-CNM：阵列单元      CSL1-CSL3：共同源极线

[0015] WL1-WL2N：字线        LSL1-LSL3N：区域源极线

[0016] LD1-LD3N：区域译码器  BL1-BL3M：位线

[0017] MOS1、MOS2：晶体管

[0018] D1、D2：漏极接点       S1：源极接点

[0019] L：扩散层             I：电流

[0020] MOS3、MOS4：晶体管     L’：扩散层

[0021] D3、D4：漏极接点       S2：源极接点

具体实施方式

[0022] 本说明书的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

[0023] 现请参考图1，其显示根据本发明一实施例的阵列架构的示意图。如图1所示，阵列架构100包括多个阵列单元C1-CNM(N与M皆为正整数)、多条共同源极线(Common Source Line)CSL1-CSL3、多条字线WL1-WL2N、多条区域源极线(Local Source Line)LSL1-LSL3N、多个区域译码器(Local Decoder)LD1-LD3N、多条位线BL1-BL3M。

[0024] 阵列单元位于位线与字线的交叉处。例如，阵列单元C1位于位线BL1与字线WL1-WL2的交叉处。

[0025] 位线BL1-BL3M从图1的垂直方向贯穿整个阵列架构100，而字线WL1-WL2N从图1的水平方向贯穿整个阵列架构100。另外，区域源极线LSL1-LSL3N虽贯穿相对应的子阵列，但未贯穿整个阵列架构。例如，区域源极线LSL1贯穿第一个子阵列110，区域源极线LSLN+1贯穿第二个子阵列120，区域源极线LSL2N+1贯穿第三个子阵列130，且区域源极线LSL1断开于区域源极线LSLN+1与区域源极线LSL2N+1。

[0026] 请注意，图1虽以阵列架构100包括3个子阵列110-130为例做说明，本发明并不受限于此。阵列架构可以包括更多个或更少个子阵列，此仍在本案精神范围内。

[0027] 阵列架构100的字线WL1-WL2N乃是由此3个子阵列110-130所共享，而各子阵列110-130包括：共同源极线，区域译码器，区域源极线、位线与阵列单元。

[0028] 区域译码器LD1-LD3N位于共同源极线、字线与区域源极线的交叉处。例如，区域译码器LD1位于共同源极线CLS1、字线WL1-WL2与区域源极线LSL1的交叉处。

[0029] 现请参考图2A与图2B，其显示对本发明一实施例的阵列架构的一子阵列进行译码/选择的示意图。在此假设对第一子阵列进行译码/选择。如图2A所示，当要选择字线WL8上的阵列单元(如存储器单元)时，对字线WL8施加字线电压VWL，并对相关的共同源极线CSL1施加高电压VS。这样的偏压将使得相关于字线WL8的区域译码器被导通(但其余的区域译码器则未导通)，电流I可由共同源极线CSL1通过区域译码器而流向相关的区域源极线LSL4，如图2B所示。

[0030] 现请参考图3A与图3B，其显示根据本发明实施例的区域译码器的布局图与等效电路图。如图3A所示，区域译码器包括2个开关(例如但不受限于晶体管)。为方便说明，在此以区域译码器包括2个晶体管MOS1与MOS2为例做说明。晶体管MOS1的栅极即为字线(例如是字线WL8)，而晶体管MOS2的栅极即为另一条字线(例如是字线WL7)。亦即，在工艺中，乃是以同一道工艺来同时完成字线与区域译码器的晶体管的栅极，也就是说，字线可当成区域译码器的晶体管的栅极(控制端)。晶体管MOS1的漏极接点(drain contact)D1可电性连接至共同源极线(例如是CSL1)；以及，晶体管MOS2的漏极接点D2可电性连接至相同的共同源极线(例如是CSL1)。也就是说，透过共同源极线，晶体管MOS1的漏极接点D1可电性连接至晶体管MOS2的漏极接点D2。晶体管MOS1与MOS2则共享源极接点S1，其中，晶体管MOS1与MOS2的共同源极接点S1可电性连接至区域源极线(例如是LSL4)。参考符号L为晶体管MOS1及MOS2的扩散区(diffusion region)。

[0031] 共同源极线例如但不受限于可由金属线或者是扩散层(diffusion layer)所形成，扩散层例如是N+硅(Si)扩散层。相同地，区域源极线例如但不受限于可由金属线或者是扩散层所形成。

[0032] 如果共同源极线与区域源极线皆由金属层所形成，则在进行布局时，共同源极线可位于第一层，区域源极线可位于第二层，必要时可用其他层作为跳线之用。

[0033] 现将说明区域译码器的运作。如图3A与图3B所示，由于共同源极线CSL1被施加高电压VS，且字线WL8也被施加高电压VWL，所以，晶体管MOS1可为导通。另一方面，由于共同源极线CSL1被施加高电压VS，但字线WL7被施加0V，所以，晶体管MOS2被关闭。由于晶体管MOS1为导通，所以，电流I由共同源极线CSL1流至区域源极线LSL4。字线被打开时，相对应的区域译码器也会被打开，以选择相对应的区域源极线。在本发明实施例中，透过区域译码器，即可选择区域源极线及其上的阵列单元，而不须要额外的控制/选择/译码电路。故而，本发明实施例可以减少电路面积，且具有架构简单的优点。

[0034] 现请参考图4A与图4B，其显示根据本发明实施例的阵列单元的布局图与等效电路图。为方便解释，图4A与图4B以位于字线WL7与WL8上的阵列单元为例做说明。如图4A与图4B所示，阵列单元可以包括2个开关，此两个开关例如但不受限于为2个晶体管MOS3与MOS4。晶体管MOS3的栅极(控制端)即为字线(例如是字线WL8)，而晶体管MOS4的栅极即为另一条字线(例如是字线WL7)。亦即，在工艺中，乃是以同一道工艺来同时完成字线与阵列单元的晶体管的栅极，也就是说，字线可当成阵列单元的晶体管的栅极。晶体管MOS3的漏极接点D3可电性连接至位线(例如是BL1)；以及晶体管MOS4的漏极接点D4可电性连接至相同的位线(例如是BL1)。也就是说，透过位线，晶体管MOS3的漏极接点D3可电性连接至晶体管MOS4的漏极接点D4。晶体管MOS3与MOS4则共享源极接点S2，其中，晶体管MOS3与MOS4的共同源极接点S2可电性连接至区域源极线(例如是LSL4)。阵列单元的源极接点S2、漏极接点D3与D4则形成扩散层L’之上。

[0035] 阵列单元的源极接点S2连接扩散层L’与区域源极线；漏极接点D3与D4则连接扩散层L’与位线。

[0036] 现将说明阵列单元的运作。如图4A与图4B所示，如果要对选中的阵列单元进行复位或读取的话，被选的共同源极线(例如CSL1)被施加0V(但未选的共同源极线(如CSL2与CSL3)亦被施加0V即可)，被选位线(如位线BL1)要被施加高电压(但未选位线则被接地)，且被选字线WL8也被施加高电压VWL，所以，晶体管MOS3可为导通。另一方面，被选位线(如位线BL1)要被施加高电压VD，但未选字线WL7被施加0V，所以，晶体管MOS4被关闭。经由这样的偏压法，可以选择位于字线WL8与位线BL1交叉处的晶体管MOS3。

[0037] 如果是进行设定的话(让电流从区域源极线逆流向位线)，在本发明实施例中，被选的共同源极线(例如CSL1)被施加高电压VS(但未选的共同源极线(如CSL2与CSL3)则被施加0V即可)，要被选的位线(如位线BL1)要被施加0V，但位于与该共同源极线(例如CSL1)相同子阵列的其余的未选位线则被施加高电压VS，才能防止未选位在线的晶体管被导通。未被选的其他子阵列(如CSL2与CSL3所在的子阵列)的位线则被施加0V即可。被选字线WL8也被施加高电压VWL，所以，晶体管MOS3可为导通。另一方面，被选位线(如位线BL1)要被施加0V，但未选字线WL7被施加0V，所以，晶体管MOS4被关闭。经由这样的偏压法，可以选择位于字线WL8与位线BL1交叉处的晶体管MOS3，以让电流从区域源极线逆流向位线，来完成设定操作。

[0038] 在本发明实施例中，区域译码器与阵列单元如果应用双单元布局(twin cell layout)的话，可以减少电路面积，这是因为双单元布局可共享源极接点。

[0039] 在本发明实施例中，由于将源极线分割成多条较短的区域源极线，各区域源极线的长度较短。所以，区域源极线的电阻值可降低，进而减缓RC延迟问题。另外，因为区域源极线的电阻值较低，区域源极在线的电压降也可降低，使得本体效应(body effect)降低。故而，对晶体管的栅极-源极跨压VGS的负面影响较少，也进而对晶体管的导通电流的负面影响较少。

[0040] 于本发明实施例中，多个阵列单元共享同一个区域译码器，所以，区域译码器所需数量较少，能减少电路面积与电路成本。

[0041] 于本发明实施例中，因为区域源极线的有效电容值也降低，也能更进一步减少RC延迟问题。

[0042] 以目前技术来说，则在进行设定操作以让电流从贯穿整个阵列架构的源极线逆流回位线时，除被选位线被施加0V外，所有的未选位线必须被偏压在高电位，以避免未选位在线的晶体管导通。在此情况下，所有未选晶体管的总漏电流非常可观。

[0043] 相反地，在本发明实施例中，将整个阵列架构分割成多个子阵列。在进行设定操作以让电流从(区域)源极线逆流回位线时，被选子阵列的共同源极线施加高电压而其他未选的子阵列的共同源极线则可施加0V。除被选子阵列的被选位线施加0V外，被选子阵列的所有的未选位线也是必须被偏压在高电位，但其余未选子阵列的所有位线可施加0V即可。也就是说，本发明实施例中的被偏压在高电位的未选位线的数量例如只是已知技术中的被偏压在高电位的未选位线的1/3左右(如果一个阵列架构被分割成3个子阵列的话)。故而，本发明实施例中，未选晶体管的总漏电流相较已知技术而言，减少甚多(约只有1/3左右)。由此知知本发明实施例可有效减少漏电流的发生，也可减少功率损失。

[0044] 在本发明一实施例中，如果阵列架构应用于存储器装置中的话，此阵列架构例如但不受限可为NOR类型存储器阵列。而阵列单元例如但不受限于，可为浮动栅(floating-gate)存储器单元，电荷捕捉(charging trapping)存储器单元，铁电(ferroelectric)存储器单元，阻抗变化型(resistance change)存储器单元(例如，相变型存储器单元，阻抗型(resistive memory)存储器单元，磁(magnetic)存储器)等。

[0045] 在本发明实施例中，阵列单元中所用的晶体管例如但不受限于，NMOS晶体管、PMOS晶体管、NPN BJT(Bipolar Junction Transistor，双极性结晶体管)，PNP BJT，或其他类型的晶体管。

[0046] 虽然本发明上述实施例以应用于存储器装置为例做说明，但本发明并不受限于此。本发明可应用于具有阵列架构的任何应用之中。例如，本发明实施例的阵列架构也可应用于光传感器阵列，其可应用于图像处理中。当本发明实施例的阵列架构应用于光传感器阵列时，可将光传感器当成阵列单元，并将多个光传感器排列成阵列架构。利用区域译码器可选择所欲读取的光传感器，其细节如上所述，于此不重述。此亦在本发明精神范围内。

[0047] 在本发明其他可能实施例中，阵列架构也可当成光源阵列架构，而将光源单元当成阵列单元。利用区域译码器可选择所欲发光的光源单元，其细节如上所述，于此不重述。此亦在本发明精神范围内。

[0048] 综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种之更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。