半导体器件及其形成方法

摘要

一种半导体器件及其形成方法，其中半导体器件的形成方法包括：NMOS区域基底表面形成有第一伪栅；形成覆盖于第一伪栅侧壁表面的替代侧墙，替代侧墙包括位于基底表面的第一替代侧墙、第二替代侧墙；去除所述第二替代侧墙；在第一伪栅两侧的NMOS区域基底内形成N型掺杂区；在基底表面形成层间介质层；刻蚀去除第一伪栅以及第一替代侧墙，在NMOS区域的层间介质层中形成第一凹槽，第一凹槽的底部尺寸大于顶部尺寸；依次形成位于第一凹槽底部和侧壁表面的栅介质层、位于栅介质层表面的功能层、位于功能层表面的第一功函数层，且功能层的材料功函数与第一功函数层的材料功函数不同。本发明改善了形成的半导体器件的电学性能。

权利要求

1.一种半导体器件的形成方法，其特征在于，包括：

提供包括NMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅；

形成覆盖于所述第一伪栅侧壁表面的替代侧墙，替代侧墙包括位于基底表面的第一替代侧墙、位于第一替代侧墙顶部表面的第二替代侧墙；

去除所述第二替代侧墙；

以所述第一替代侧墙为掩膜，在所述第一伪栅两侧的NMOS区域基底内形成N型掺杂区；

在所述基底表面形成层间介质层，所述层间介质层还覆盖于第一替代侧墙表面以及第一伪栅侧壁表面；

刻蚀去除所述第一伪栅以及第一替代侧墙，在所述NMOS区域的层间介质层中形成第一凹槽，所述第一凹槽的底部尺寸大于顶部尺寸；

依次形成位于所述第一凹槽底部和侧壁表面的栅介质层、位于栅介质层表面的功能层、位于功能层表面的第一功函数层，且所述功能层的材料功函数与第一功函数层的材料功函数不同；

在所述第一功函数层表面形成栅电极层，所述栅电极层填充满第一凹槽。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述功能层的材料功函数大于第一功函数层的材料功函数。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述功能层包括盖帽层以及位于盖帽层表面的扩散阻挡层；或者，所述功能层为盖帽层或扩散阻挡层中的一种。

4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述盖帽层的材料为La2O3、Al2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x；所述扩散阻挡层的材料为TaN；所述第一功函数层的材料为Ti、Al、TiyAl1-y、TiC或TiAlC。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第二替代侧墙的工艺步骤包括：在所述基底表面形成牺牲层，所述牺牲层覆盖于第一替代侧墙侧壁表面，且暴露出第二替代侧墙侧壁表面；刻蚀去除所述第二替代侧墙；刻蚀去除所述牺牲层。

6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料为无定形硅、无定形碳或深紫外吸光氧化物。

7.如权利要求5所述的半导体器件的形成方法，其特征在于，形成所述牺牲层的工艺步骤包括：在所述基底表面形成牺牲膜，所述牺牲膜覆盖替代侧墙侧壁表面；回刻蚀所述牺牲膜，刻蚀去除高于第一替代侧墙的牺牲膜，形成所述牺牲层。

8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述替代侧墙的材料为SiN、SiON、SiOBN、SiOCN、SiCN或SiBN；所述替代侧墙的宽度尺寸为10埃至100埃。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件为鳍式场效应管，其中，基底包括衬底以及位于衬底表面的鳍部，所述第一伪栅横跨NMOS区域的鳍部，且所述第一伪栅覆盖NMOS区域的鳍部的部分顶部和侧壁。

10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述第一替代侧墙顶部高于鳍部顶部，或者，所述第一替代侧墙顶部与鳍部顶部齐平。

11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述第一替代侧墙顶部与鳍部顶部之间的距离为0埃至100埃。

12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述N型掺杂区包括N型轻掺杂区以及N型重掺杂区，其中，所述N型重掺杂区的掺杂离子浓度大于N型轻掺杂区的掺杂离子浓度。

13.如权利要求12所述的半导体器件的形成方法，其特征在于，在刻蚀去除第二替代侧墙之前或之后，以所述第一替代侧墙为掩膜，对第一替代侧墙两侧的NMOS区域基底进行离子注入，形成所述N型轻掺杂区。

14.如权利要求12所述的半导体器件的形成方法，其特征在于，形成所述N型重掺杂区的工艺步骤包括：刻蚀所述第一伪栅两侧的基底，在所述NMOS区域基底内形成第一开口；形成填充满所述第一开口的第一应力层；对所述第一应力层进行掺杂处理。

15.如权利要求14所述的半导体器件的形成方法，其特征在于，采用选择性外延工艺形成所述第一应力层；所述第一应力层的材料为SiC或SiCP；在形成所述第一应力层之前，还包括步骤：在所述第一伪栅顶部表面和侧壁表面形成外延阻挡层。

16.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底还包括PMOS区域，其中，所述PMOS区域的基底表面形成有第二伪栅，在形成覆盖于第一伪栅侧壁表面的替代侧墙的同时，还形成覆盖于第二伪栅侧壁表面的替代侧墙；在刻蚀去除NMOS区域的第二替代侧墙的同时，刻蚀去除PMOS区域的第二替代侧墙；在形成NMOS区域的层间介质层中形成第一凹槽的同时，在PMOS区域的层间介质层中形成第二凹槽，且所述第二凹槽的底部尺寸大于顶部尺寸。

17.一种半导体器件的形成方法，其特征在于，包括：

提供包括NMOS区域的基底，所述NMOS区域基底上形成有第一伪栅，且所述第一伪栅与NMOS区域基底之间还形成有栅介质层；

形成覆盖于所述栅介质层侧壁表面以及第一伪栅侧壁表面的替代侧墙，所述替代侧墙包括位于基底表面的第一替代侧墙、位于第一替代侧墙顶部表面的第二替代侧墙；

去除所述第二替代侧墙；

以所述第一替代侧墙为掩膜，在所述第一伪栅两侧的NMOS区域基底内形成N型掺杂区；

在所述基底表面形成层间介质层，所述层间介质层还覆盖于第一替代侧墙表面以及第一伪栅侧壁表面；

刻蚀去除所述第一伪栅以及第一替代侧墙，在所述NMOS区域的层间介质层中形成第一凹槽，所述第一凹槽的底部尺寸大于顶部尺寸；

依次形成位于所述第一凹槽底部和侧壁表面的功能层、位于功能层表面的第一功函数层，且所述功能层的材料功函数与第一功函数层的材料功函数不同；

在所述第一功函数层表面形成栅电极层，所述栅电极层填充满第一凹槽。

说明书

半导体器件及其形成方法

技术领域

[0001] 本发明涉及半导体制作技术领域，特别涉及一种半导体器件及其形成方法。

背景技术

[0002] 集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题是当前极具挑战性的问题之一。

[0003] 半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极材料，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。

[0004] 尽管高k栅介质材料以及金属栅电极材料的引入，在一定程度上能够减小半导体器件的漏电流，然而，现有技术中形成的半导体器件的电学性能仍有待提高。

发明内容

[0005] 本发明解决的问题是提供一种半导体器件及其形成方法，改善半导体器件的电学性能。

[0006] 为解决上述问题，本发明提供一种半导体器件的形成方法，提供包括NMOS区域的基底，所述NMOS区域基底表面形成有第一伪栅；形成覆盖于所述第一伪栅侧壁表面的替代侧墙，替代侧墙包括位于基底表面的第一替代侧墙、位于第一替代侧墙顶部表面的第二替代侧墙；去除所述第二替代侧墙；以所述第一替代侧墙为掩膜，在所述第一伪栅两侧的NMOS区域基底内形成N型掺杂区；在所述基底表面形成层间介质层，所述层间介质层还覆盖于第一替代侧墙表面以及第一伪栅侧壁表面；刻蚀去除所述第一伪栅以及第一替代侧墙，在所述NMOS区域的层间介质层中形成第一凹槽，所述第一凹槽的底部尺寸大于顶部尺寸；依次形成位于所述第一凹槽底部和侧壁表面的栅介质层、位于栅介质层表面的功能层、位于功能层表面的第一功函数层，且所述功能层的材料功函数与第一功函数层的材料功函数不同；在所述第一功函数层表面形成栅电极层，所述栅电极层填充满第一凹槽。

[0007] 可选的，所述功能层的材料功函数大于第一功函数层的材料功函数。

[0008] 可选的，所述功能层包括盖帽层以及位于盖帽层表面的扩散阻挡层；或者，所述功能层为盖帽层或扩散阻挡层中的一种。

[0009] 可选的，所述盖帽层的材料为La2O3、Al2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x；所述扩散阻挡层的材料为TaN；所述第一功函数层的材料为Ti、Al、TiyAl1-y、TiC或TiAlC。

[0010] 可选的，去除所述第二替代侧墙的工艺步骤包括：在所述基底表面形成牺牲层，所述牺牲层覆盖于第一替代侧墙侧壁表面，且暴露出第二替代侧墙侧壁表面；刻蚀去除所述第二替代侧墙；刻蚀去除所述牺牲层。

[0011] 可选的，所述牺牲层的材料为无定形硅、无定形碳或深紫外吸光氧化物。

[0012] 可选的，形成所述牺牲层的工艺步骤包括：在所述基底表面形成牺牲膜，所述牺牲膜覆盖替代侧墙侧壁表面；回刻蚀所述牺牲膜，刻蚀去除高于第一替代侧墙的牺牲膜，形成所述牺牲层。

[0013] 可选的，所述替代侧墙的材料为SiN、SiON、SiOBN、SiOCN、SiCN或SiBN；所述替代侧墙的宽度尺寸为10埃至100埃。

[0014] 可选的，所述半导体器件为鳍式场效应管，其中，基底包括衬底以及位于衬底表面的鳍部，所述第一伪栅横跨NMOS区域的鳍部，且所述第一伪栅覆盖NMOS区域的鳍部的部分顶部和侧壁。

[0015] 可选的，所述第一替代侧墙顶部高于鳍部顶部，或者，所述第一替代侧墙顶部与鳍部顶部齐平。

[0016] 可选的，所述第一替代侧墙顶部与鳍部顶部之间的距离为0埃至100埃。

[0017] 可选的，所述N型掺杂区包括N型轻掺杂区以及N型重掺杂区，其中，所述N型重掺杂区的掺杂离子浓度大于N型轻掺杂区的掺杂离子浓度。

[0018] 可选的，在刻蚀去除第二替代侧墙之前或之后，以所述第一替代侧墙为掩膜，对第一替代侧墙两侧的NMOS区域基底进行离子注入，形成所述N型轻掺杂区。

[0019] 可选的，形成所述N型重掺杂区的工艺步骤包括：刻蚀所述第一伪栅两侧的基底，在所述NMOS区域基底内形成第一开口；形成填充满所述第一开口的第一应力层；对所述第一应力层进行掺杂处理。

[0020] 可选的，采用选择性外延工艺形成所述第一应力层；所述第一应力层的材料为SiC或SiCP；在形成所述第一应力层之前，还包括步骤：在所述第一伪栅顶部表面和侧壁表面形成外延阻挡层。

[0021] 可选的，所述基底还包括PMOS区域，其中，所述PMOS区域的基底表面形成有第二伪栅，在形成覆盖于第一伪栅侧壁表面的替代侧墙的同时，还形成覆盖于第二伪栅侧壁表面的替代侧墙；在刻蚀去除NMOS区域的第二替代侧墙的同时，刻蚀去除PMOS区域的第二替代侧墙；在形成NMOS区域的层间介质层中形成第一凹槽的同时，在PMOS区域的层间介质层中形成第二凹槽，且所述第二凹槽的底部尺寸大于顶部尺寸。

[0022] 本发明还提供一种半导体器件的形成方法，包括：提供包括NMOS区域的基底，所述NMOS区域基底上形成有第一伪栅，且所述第一伪栅与NMOS区域基底之间还形成有栅介质层；形成覆盖于所述栅介质层侧壁表面以及第一伪栅侧壁表面的替代侧墙，所述替代侧墙包括位于基底表面的第一替代侧墙、位于第一替代侧墙顶部表面的第二替代侧墙；去除所述第二替代侧墙；以所述第一替代侧墙为掩膜，在所述第一伪栅两侧的NMOS区域基底内形成N型掺杂区；在所述基底表面形成层间介质层，所述层间介质层还覆盖于第一替代侧墙表面以及第一伪栅侧壁表面；刻蚀去除所述第一伪栅以及第一替代侧墙，在所述NMOS区域的层间介质层中形成第一凹槽，所述第一凹槽的底部尺寸大于顶部尺寸；依次形成位于所述第一凹槽底部和侧壁表面的功能层、位于功能层表面的第一功函数层，且所述功能层的材料功函数与第一功函数层的材料功函数不同；在所述第一功函数层表面形成栅电极层，所述栅电极层填充满第一凹槽。

[0023] 本发明还提供一种半导体器件，包括：包括有NMOS区域的基底以及位于基底表面的层间介质层，其中，NMOS区域的层间介质层中形成有第一凹槽，且所述第一凹槽底部尺寸大于顶部尺寸，所述第一凹槽两侧的NMOS区域基底内形成有N型掺杂区；位于第一凹槽底部和侧壁表面的栅介质层、位于栅介质层表面的功能层、位于功能层表面的第一功函数层，且所述功能层的材料功函数与第一功函数层的材料功函数不同；位于第一功函数层表面的栅电极层，所述栅电极层填充满第一凹槽。

[0024] 可选的，所述功能层包括盖帽层以及位于盖帽层表面的扩散阻挡层；或者，所述功能层为盖帽层或扩散阻挡层中的一种。

[0025] 可选的，所述基底包括衬底以及位于衬底表面的若干分立的鳍部；所述第一凹槽包括相互贯穿的第一部分第一凹槽以及第二部分第一凹槽，其中，第一部分第一凹槽的宽度尺寸大于第二部分第一凹槽的宽度尺寸，且所述第一部分第一凹槽顶部与鳍部顶部齐平、或高于鳍部顶部。

[0026] 与现有技术相比，本发明的技术方案具有以下优点：

[0027] 本发明提供的半导体器件的形成方法的技术方案中，在第一伪栅侧壁表面形成替代侧墙，所述替代侧墙包括位于基底表面的第一替代侧墙、位于第一替代侧墙顶部表面的第二替代侧墙；去除所述第二替代侧墙；以第一替代侧墙为掩膜，在第一伪栅两侧的NMOS区域基底内形成N型掺杂区；在基底表面形成层间介质层；刻蚀去除第一伪栅以及第一替代侧墙，在所述NMOS区域的层间介质层中形成第一凹槽，所述第一凹槽的底部尺寸大于顶部尺寸；依次在第一凹槽底部和侧壁表面形成栅介质层、位于栅介质层表面的功能层、位于功能层表面的第一功函数层，且所述功能层的材料功函数与第一功函数层的材料功函数不同；在所述第一功函数层表面形成栅电极层，所述栅电极层填充满第一凹槽。由于第一凹槽底部尺寸大于顶部尺寸，所述第一凹槽底部为功能层预留部分位置，从而避免由于功能层的阻挡作用导致的第一功函数层与N型掺杂区之间的距离过大，本发明中第一凹槽侧壁的第一功函数层与N型掺杂区之间的距离较小，因此NMOS区域的栅极结构实际控制的沟道区的长度增加，从而使得NMOS器件的阈值电压降低，NMOS器件的栅极结构对NMOS沟道区的控制能力增强，进而改善半导体器件的电学性能。

[0028] 进一步，第一替代侧墙的顶部与鳍部顶部齐平、或者高于鳍部顶部，使得后续形成的第一功函数层不仅与鳍部顶部内的N型轻掺杂区的距离较近，且第一功函数层还与鳍部侧壁内的N型轻掺杂区的距离较近，因此NMOS器件的栅极结构对鳍部内的沟道区的控制能力强。

[0029] 更进一步，PMOS区域层间介质层内的第二凹槽底部尺寸大于顶部尺寸，使得PMOS器件的栅极结构与P型重掺杂区中的第二应力层的距离变近，从而提高第二应力层作用于PMOS器件沟道区的应力作用。

[0030] 本发明提供一种结构性能优越的半导体器件，第一凹槽的底部尺寸大于顶部尺寸，使得第一功函数层实际能够影响的沟道区的长度增加，避免在NMOS器件的沟道区上方形成功函数漂移区，防止功能层对沟道区的开启造成不良影响，降低NMOS器件的阈值电压，提高NMOS器件栅极结构对沟道区的控制能力。

附图说明

[0031] 图1至图2为本发明一实施例提供的NMOS器件形成过程的结构示意图；

[0032] 图3至图12为本发明另一实施例提供的半导体器件形成过程的剖视图。

具体实施方式

[0033] 由背景技术可知，现有技术形成的包括有NMOS器件的半导体器件的电学性能有待提高。

[0034] 以形成的半导体器件为NMOS器件为例，NMOS器件的形成工艺包括以下步骤：

[0035] 参考图1，提供基底100，所述基底100表面形成有伪栅101，所述伪栅101侧壁表面形成有偏移侧墙102；以所述偏移侧墙102为掩膜，在所述伪栅101两侧的基底100内形成轻掺杂区；在所述偏移侧墙102表面形成主侧墙；以所述主侧墙为掩膜，在所述伪栅101两侧的基底100内形成重掺杂区；在所述基底100表面形成层间介质层103，且所述层间介质层103顶部与伪栅101顶部齐平。

[0036] 参考图2，刻蚀去除所述伪栅101(参考图1)，在层间介质层103中形成凹槽；在所述凹槽底部和侧壁表面形成高k栅介质层104；在高k栅介质层104表面的盖帽层105；在盖帽层105表面形成扩散阻挡层106；在扩散阻挡层106表面形成N型功函数层107；在N型功函数层
107表面形成金属栅电极层108，且所述金属栅电极层108填充满所述凹槽。高k栅介质层
104、盖帽层105、扩散阻挡层106、N型功函数层107以及金属栅电极层108共同构成NMOS器件的栅极结构。

[0037] 然而，采用上述方法形成的NMOS器件阈值电压高，NMOS器件的栅极结构对NMOS沟道区的控制能力差。

[0038] 经研究发现，导致上述问题的原因在于：盖帽层105和扩散阻挡层106的材料功函数值比N型功函数层107的功函数值高，盖帽层105和扩散阻挡层106的材料功函数值接近于PMOS器件栅极结构的功函数值。因此在沟道区上方存在功函数漂移区109，功函数漂移区109为：位于凹槽侧壁上的高k栅介质层104与位于凹槽侧壁上的N型功函数层107之间的区域。而栅极结构实际控制的沟道区长度为：栅极结构底部长度除去功函数漂移区109的长度之后的剩余长度，因此，NMOS器件栅极结构实际控制的沟道区长度变小。且由于功函数漂移区109的材料功函数值接近于P型功函数值，因此，功函数漂移区109下方的沟道区内难以产生反型层或难以使反型层消失，需要向功函数漂移区109的栅极结构施加更高的电压来控制沟道区，导致NMOS器件的阈值电压升高，即所谓的功函数翻转(N work function roll-up)。

[0039] 为此，本发明提供一种半导体器件的形成方法，在第一伪栅侧壁表面形成替代侧墙，所述替代侧墙包括位于基底表面的第一替代侧墙、位于第一替代侧墙表面的第二替代侧墙；去除所述第二替代侧墙；以第一替代侧墙为掩膜，在第一伪栅两侧的NMOS区域基底内形成N型掺杂区；在基底表面形成层间介质层；刻蚀去除第一伪栅以及第一替代侧墙，在所述NMOS区域的层间介质层中形成第一凹槽，所述第一凹槽的底部尺寸大于顶部尺寸；依次在第一凹槽底部和侧壁表面形成栅介质层、位于栅介质层表面的功能层、位于功能层表面的第一功函数层，且所述功能层的材料功函数与第一功函数层的材料功函数不同；在所述第一功函数层表面形成栅电极层，所述栅电极层填充满第一凹槽。由于第一凹槽底部尺寸大于顶部尺寸，所述第一凹槽底部为功能层预留部分位置，从而避免由于功能层的阻挡作用导致的第一功函数层与N型掺杂区之间的距离过大，本发明中第一凹槽侧壁的第一功函数层与N型掺杂区之间的距离较小，因此NMOS区域的栅极结构实际控制的沟道区的长度增加，从而使得NMOS器件的阈值电压降低，NMOS器件的栅极结构对NMOS沟道区的控制能力增强，进而改善半导体器件的电学性能。

[0040] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0041] 图3至图12为本发明另一实施例提供的半导体器件形成过程的剖视图。

[0042] 本实施例以形成的半导体器件为CMOS器件，且CMOS器件为鳍式场效应管为例作详细说明。在其他实施例中，形成的半导体器件也可以为NMOS器件，半导体器件可以为平面器件或鳍式场效应管。

[0043] 参考图3，提供包括有NMOS区域I和PMOS区域II的基底，所述NMOS区域I基底表面形成有第一伪栅203，所述PMOS区域II基底表面形成有第二伪栅204。本实施例中，所述基底包括：包括有NMOS区域I和PMOS区域II的衬底200；位于NMOS区域I和PMOS区域II的衬底200表面的若干分立的鳍部201；位于衬底200表面的隔离层202，所述隔离层202位于鳍部201侧壁表面，且所述隔离层202顶部低于鳍部201顶部。其中，NMOS区域I为形成NMOS器件提供工艺平台，PMOS区域II为形成PMOS器件提供工艺平台。本实施例提供的剖视图的剖切面垂直于衬底200表面、且与鳍部201延伸方向平行。

[0044] 所述衬底200的材料为硅、锗、锗化硅、碳化硅或砷化镓；所述衬底200还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或绝缘体上的锗化硅衬底。所述鳍部201的材料为硅、锗、锗化硅、碳化硅或砷化镓。所述隔离层202的材料为绝缘材料，例如为氧化硅、氮化硅或氮氧化硅。

[0045] 本实施例中，所述衬底200的材料与鳍部201的材料相同，衬底200的材料为硅，鳍部201的材料为硅，隔离层202的材料为氧化硅。

[0046] 所述第一伪栅203位于NMOS区域I隔离层202表面且横跨鳍部201，所述第一伪栅203覆盖鳍部201的部分顶部和侧壁表面，所述第一伪栅203占据NMOS器件的实际栅极结构的空间位置。所述第二伪栅204位于PMOS区域II隔离层202表面且横跨鳍部201，所述第二伪栅204覆盖鳍部201的部分顶部和侧壁表面，所述第二伪栅204占据PMOS器件的实际栅极结构的空间位置。

[0047] 所述第一伪栅203的材料为多晶硅、非晶硅或非晶碳；所述第二伪栅204的材料为多晶硅、非晶硅或非晶碳。本实施例中，第一伪栅203的材料为多晶硅，第二伪栅204的材料为多晶硅。

[0048] 为了避免后续刻蚀去除第一伪栅203、第二伪栅204的工艺对鳍部201造成刻蚀损伤，在第一伪栅203与基底之间、第二伪栅204与基底之间还可以形成缓冲层，后续刻蚀去除第一伪栅203、第二伪栅204的工艺对缓冲层的刻蚀速率较小，从而防止对鳍部201造成过刻蚀。在一个实施例中，所述缓冲层的材料为氧化硅。

[0049] 参考图4，形成覆盖于所述第一伪栅203侧壁表面的替代侧墙210，所述替代侧墙210包括位于基底表面的第一替代侧墙211、以及位于第一替代侧墙211顶部表面的第二替代侧墙212。

[0050] 本实施例中，所述替代侧墙210位于部分隔离层202表面，且覆盖第一伪栅203侧壁表面以及第二伪栅204侧壁表面。

[0051] 所述替代侧墙210的作用在于：一方面，所述替代侧墙210作为后续形成N型轻掺杂区、P型轻掺杂区的掩膜；另一方面，后续在刻蚀去除第一伪栅203之后，刻蚀去除替代侧墙210中的第一替代侧墙211，然后形成NMOS器件的实际栅极结构，从而使得实际栅极结构中的N型功函数层与N型轻掺杂区之间的距离变近，提高NMOS器件的实际栅极结构对沟道区的控制能力。同时，后续在刻蚀去除第二伪栅204之后，刻蚀去除替代侧墙210中的第一替代侧墙211，然后形成PMOS器件的实际栅极结构，从而使得PMOS器件的实际栅极结构与P型重掺杂区之间的距离变近，当P型重掺杂区内形成有应力层时，能够提高PMOS器件中应力层作用于沟道区的应力作用。

[0052] 所述第一替代侧墙211的顶部与鳍部201顶部齐平，或者，所述第一替代侧墙211的顶部高于鳍部201顶部。其理由在于：本实施例中，后续会在鳍部201内形成N型轻掺杂区，所述N型轻掺杂区位于鳍部201的顶部表面内以及侧壁表面内，当第一替代侧墙211顶部至少与鳍部201顶部齐平、或高于鳍部201顶部时，后续在去除第一替代侧墙211后，形成的NMOS器件的实际栅极结构中的第一功函数层与鳍部201顶部表面内的N型掺杂区之间的距离较近，且第一功函数层与鳍部201侧壁表面内的N型掺杂区之间的距离也较近，从而使得实际栅极结构对位于鳍部201内的沟道区的控制能力强，降低NMOS器件的阈值电压。

[0053] 若第一替代侧墙211的顶部低于鳍部201顶部，则与不去除第一替代侧墙211直接形成实际栅极结构相比，在去除第一替代侧墙211之后形成的实际栅极结构与位于鳍部201顶部表面内的N型轻掺杂区之间的距离未发生变化；由于后续形成的盖帽层会占据实际栅极结构中的部分位置，导致NMOS器件的实际栅极结构中的第一功函数层与鳍部201顶部表面内的N型轻掺杂区之间的距离仍较远，因此难以起到提高NMOS器件的实际栅极结构对沟道区控制能力的作用。

[0054] 本实施例中，所述第一替代侧墙211顶部与鳍部201顶部之间的距离为0埃至100埃，其中，所述距离指的是：第一替代侧墙211顶部表面与鳍部201顶部表面之间的最小距离。

[0055] 所述替代侧墙210的材料与第一伪栅203、第二伪栅204的材料不同，所述替代侧墙210的材料为SiO2、SiN、SiON、SiOBN、SiOCN、SiCN或SiBN。本实施例中，为了避免后刻蚀去除第一替代侧墙211的工艺对隔离层202造成刻蚀，所述替代侧墙210的材料与隔离层202的材料不同。在一个具体实施例中，所述替代侧墙210的材料为SiN。

[0056] 所述替代侧墙210的宽度尺寸为10埃至100埃，其中，宽度尺寸为与鳍部201延伸方向平行的方向上的尺寸。

[0057] 在一个具体实施例中，形成所述替代侧墙210的工艺步骤包括：在所述基底表面、第一伪栅203顶部表面和侧壁表面、第二伪栅204顶部表面和侧壁表面形成替代侧墙膜；回刻蚀所述替代侧墙膜，刻蚀去除位于第一伪栅203顶部表面、第二伪栅204顶部表面以及部分基底表面的替代侧墙膜，形成覆盖于第一伪栅203侧壁表面、第二伪栅204侧壁表面的替代侧墙210。

[0058] 参考图5，在第一伪栅203两侧的NMOS区域I基底内形成N型轻掺杂区213；在第二伪栅204两侧的PMOS区域II基底内形成P型轻掺杂区214。

[0059] 具体的，以所述NMOS区域I的替代侧墙210为掩膜，对第一伪栅203两侧的基底进行离子注入，在第一伪栅203两侧的NMOS区域I基底内形成N型轻掺杂区213；以所述PMOS区域II的替代侧墙210为掩膜，对第二伪栅204两侧的基底进行离子注入，在第二伪栅204两侧的PMOS区域II基底内形成P型轻掺杂区214。

[0060] 本实施例中，对第一伪栅203两侧的鳍部201进行离子注入，在NMOS区域I鳍部201内形成N型轻掺杂区213；对第二伪栅204两侧的鳍部201进行离子注入，在PMOS区域II鳍部201内形成P型轻掺杂区214。

[0061] 所述N型轻掺杂区213的掺杂离子为N型离子，为P、As或Sb；所述P型轻掺杂区214的掺杂离子为P型离子，为B、Ga或In。

[0062] 参考图6，在所述基底表面形成牺牲层244，且所述牺牲层244覆盖第一替代侧墙211侧壁表面。

[0063] 本实施例中，所述牺牲层244位于隔离层202表面，牺牲层244作为后续刻蚀去除第二替代侧墙212的掩膜，因此牺牲层244的材料与替代侧墙210的材料不同；所述牺牲层244还起到保护隔离层202的作用，避免后续刻蚀去除第二替代侧墙212的刻蚀工艺对隔离层202造成刻蚀。

[0064] 为了使形成的牺牲层244与第一替代侧墙211侧壁接触紧密，从而有效的起到保护第一替代侧墙211的作用，采用具有良好填孔性能(good gap filling performance)的材料作为牺牲层244的材料。并且，所述牺牲层244的材料还为易于去除的材料，避免后续去除牺牲层244的工艺对第一替代侧墙211或鳍部201造成刻蚀损伤。

[0065] 所述牺牲层244的材料为无定形硅(amorphous silicon)、无定形碳(amorphous carbon)或深紫外吸光氧化物(DUV Light Absorbing Oxide)。本实施例中，所述牺牲层244的材料为无定形碳。

[0066] 在一个具体实施例中，形成所述牺牲层244的工艺步骤包括：采用旋转涂覆工艺(spin on coating)，在所述基底表面形成牺牲膜，所述牺牲膜覆盖替代侧墙210表面；回刻蚀所述牺牲膜，刻蚀去除高于第一替代侧墙211的牺牲膜，形成所述牺牲层244，所述牺牲层244暴露出第二替代侧墙212。

[0067] 参考图7，刻蚀去除所述第二替代侧墙212(参考图6)。

[0068] 采用干法刻蚀工艺、湿法刻蚀工艺中的一种或两种工艺，刻蚀去除所述第二替代侧墙212。

[0069] 本实施例中，所述第二替代侧墙212的材料为氧化硅，采用湿法刻蚀工艺刻蚀去除所述第二替代侧墙212，其中，湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，氢氟酸和去离子水的体积比为1:500至1:700。

[0070] 在刻蚀去除第二替代侧墙212的工艺过程中，牺牲层244(参考图6)起到保护第一替代侧墙211以及隔离层202的作用，防止第一替代侧墙211以及隔离层202被刻蚀。

[0071] 在刻蚀去除第二替代侧墙212之后，刻蚀去除所述牺牲层244，使第一替代侧墙211被暴露出来。

[0072] 在其他实施例中，也可以在刻蚀去除第二替代侧墙之后，以第一替代侧墙为掩膜，在第一伪栅两侧的NMOS区域基底内形成N型轻掺杂区；以第一替代侧墙为掩膜，在第二伪栅两侧的PMOS区域基底内形成P型轻掺杂区。

[0073] 参考图8，在所述第一伪栅203两侧的NMOS区域I基底内形成N型重掺杂区223；在所述第二伪栅204两侧的PMOS区域II基底内形成P型掺杂区224。

[0074] 所述N型重掺杂区223的掺杂离子为N型离子，为P、As或Sb；所述N型重掺杂区223的掺杂离子浓度大于N型轻掺杂区213的掺杂离子浓度。所述P型重掺杂区224的掺杂离子为P型离子，为B、Ga或In；所述P型重掺杂区224的掺杂离子浓度大于P型轻掺杂区214的掺杂离子浓度。

[0075] 本实施例中，为了提高半导体器件沟道区的应力作用，改善半导体器件的驱动能力，形成所述N型重掺杂区223的工艺步骤包括：刻蚀所述第一伪栅203两侧的基底，在所述NMOS区域I基底内形成第一开口；形成填充满所述第一开口的第一应力层；对所述第一应力层进行掺杂处理。具体的，刻蚀所述第一伪栅203两侧的鳍部201，在所述NMOS区域I的鳍部201内形成第一开口。所述第一应力层的材料为SiC或SiCP；采用选择性外延工艺形成所述第一应力层。

[0076] 形成所述P型重掺杂区224的工艺步骤包括：刻蚀所述第二伪栅204两侧的基底，在所述PMOS区域II基底内形成第二开口；形成填充满所述第二开口的第二应力层；对所述第二应力层进行掺杂处理。具体的，刻蚀所述第二伪栅204两侧的鳍部201，在所述PMOS区域II的鳍部201内形成第二开口。所述第二应力层的材料为SiGe或SiGeB；采用选择性外延工艺形成所述第二应力层。

[0077] 本实施例中，由于第一伪栅203、第二伪栅204的材料为多晶硅，为避免在第一伪栅203、第二伪栅204表面进行选择性外延工艺，在形成第一应力层和第二应力层之前，还包括步骤：在所述第一伪栅203顶部表面和侧壁表面、第二伪栅204顶部表面和侧壁表面形成外延阻挡层(未图示)。

[0078] 继续参考图8，在所述基底表面形成层间介质层206，所述层间介质层206还覆盖于第一替代侧墙211表面、第一伪栅203侧壁表面以及第二伪栅204侧壁表面。

[0079] 本实施例中，所述层间介质层206顶部与第一伪栅203顶部、第二伪栅204顶部齐平。

[0080] 在一个具体实施例中，形成所述层间介质层206的工艺步骤包括：在所述隔离层202表面、N型重掺杂区223表面、P型重掺杂区224表面、第一替代侧墙211表面、第一伪栅203表面以及第二伪栅204表面形成层间介质膜，所述层间介质膜顶部高于第一伪栅203顶部以及第二伪栅204顶部；采用化学机械研磨工艺，研磨去除高于第一伪栅203顶部以及第二伪栅204顶部的层间介质膜，形成顶部与第一伪栅203顶部、第二伪栅204顶部齐平的层间介质层206。

[0081] 本实施例中，所述层间介质层206的材料为氧化硅。在形成所述层间介质层206之前，还可以在隔离层202表面、N型重掺杂区223表面、P型重掺杂区224表面、第一伪栅203表面以及第二伪栅204表面形成刻蚀阻挡层207，所述刻蚀阻挡层207的材料为氮化硅。

[0082] 参考图9，刻蚀去除所述第一伪栅203(参考图8)，在NMOS区域I的层间介质层206中形成第一预凹槽208；刻蚀去除所述第二伪栅204(参考图8)，在PMOS区域II的层间介质层206中形成第二预凹槽209。

[0083] 本实施例中，采用湿法刻蚀工艺，刻蚀去除所述第一伪栅203和第二伪栅204。在其他实施例中，也可以采用干法刻蚀工艺，刻蚀去除第一伪栅和第二伪栅。

[0084] 参考图10，刻蚀去除所述第一替代侧墙211(参考图9)，在NMOS区域I的层间介质层206中形成第一凹槽218，在PMOS区域II的层间介质层206中形成第二凹槽219，其中，第一凹槽218的底部尺寸大于顶部尺寸，第二凹槽219的底部尺寸大于顶部尺寸。

[0085] 本实施例中，所述第一替代侧墙211的材料为氮化硅，采用湿法刻蚀工艺刻蚀去除所述第一替代侧墙211，湿法刻蚀工艺的刻蚀液体为磷酸溶液，其中，溶液中磷酸的质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。

[0086] 所述第一凹槽218暴露出NMOS区域I的部分鳍部201，所述第一凹槽218包括相互贯穿的第一部分第一凹槽以及第二部分第一凹槽，所述第二部分第一凹槽位于第一部分第一凹槽上方，其中，第一部分第一凹槽的宽度尺寸大于第二部分第一凹槽，所述第一部分第一凹槽的顶部与鳍部201顶部齐平、或高于鳍部201顶部。所述第二凹槽219包括相互贯穿的第一部分第二凹槽以及第二部分第二凹槽，所述第二部分第二凹槽位于第一部分第二凹槽上方，其中，第一部分第二凹槽的宽度尺寸大于第二部分第二凹槽，所述第一部分第二凹槽的顶部与鳍部201顶部齐平、或高于鳍部201顶部。

[0087] 所述第一凹槽218底部尺寸与顶部尺寸之差为2倍的第一替代侧墙211的宽度尺寸；所述第二凹槽219的底部尺寸与顶部尺寸之差为2倍的第一替代侧墙211的宽度尺寸。

[0088] 参考图11，依次形成位于所述第一凹槽218底部和侧壁表面的栅介质层311、位于栅介质层311表面的功能层、位于功能层表面的第一功函数层314，且所述功能层的材料功函数与第一功函数层314的材料功函数不同。依次在所述第二凹槽219底部和侧壁表面形成栅介质层311、位于栅介质层311表面的功能层、位于功能层表面的第二功函数层324。

[0089] 所述栅介质层311的材料为高k栅介质材料，高k栅介质材料为LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3或Si3N4。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述栅介质层311。

[0090] 本实施例中，所述栅介质层311的材料为HfSiO，栅介质层311的厚度为10埃至30埃。

[0091] 本实施例中，所述功能层包括盖帽层312以及位于盖帽层312表面的扩散阻挡层313。在其他实施例中，所述功能层为盖帽层或扩散阻挡层中的一种。

[0092] 所述盖帽层312起到保护栅介质层311的作用，避免栅介质层311暴露在形成扩散阻挡层313、第一功函数层314或第二功函数层324的形成工艺环境中；所述扩散阻挡层313阻挡后续形成的栅电极层中的金属扩散至栅介质层311中。所述盖帽层312的材料为La2O3、Al2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x，其中x小于1；所述扩散阻挡层313的材料为TaN。

[0093] 本实施例中，所述盖帽层312的材料为La2O3，盖帽层312的厚度为5埃至20埃；所述扩散阻挡层313的材料为TaN，扩散阻挡层313的厚度为5埃至20埃。

[0094] 所述第一功函数层314的材料为Ti、Al、TiyAl1-y、TiC或TiAlC，其中y小于1；所述第二功函数层324的材料为TixN1-x、TaC、MoN或TaN。

[0095] 本实施例中，第一功函数层314的材料为TiyAl1-y，第一功函数层314的厚度为10埃至80埃；第二功函数层324的材料为TaN，第二功函数层324的厚度为10埃至80埃。

[0096] 所述功能层的材料功函数大于第一功函数层314的材料功函数，具体的，盖帽层312的材料功函数大于第一功函数层314的材料功函数，扩散阻挡层313的材料功函数大于第一功函数层314的材料功函数。

[0097] 本实施例中，由于NMOS区域I的第一凹槽218底部尺寸大于顶部尺寸，NMOS区域I第一凹槽218底部侧壁上的第一功函数层314与N型掺杂区之间的距离为第一距离，NMOS区域I第一凹槽218顶部侧壁上的第一功函数层314与N型掺杂区之间的距离为第二距离，所述第一距离小于第二距离，其中，第一距离和第二距离均指平行于鳍部201延伸方向上的距离，因此，与第一凹槽的底部尺寸等于顶部尺寸的情形相比，本实施例中第一功函数层314与N型掺杂区之间的距离减小了，从而使得第一功函数层314实际影响的沟道区的长度增加了，从而使得后续形成的NMOS器件的实际栅极结构对沟道区的控制能力增加，降低NMOS器件的阈值电压，从而改善半导体器件的电学性能。

[0098] 对于PMOS区域II，由于第二凹槽219底部尺寸大于顶部尺寸，因此后续形成的PMOS器件的实际栅极结构与P型重掺杂区224之间的距离减小了，使得P型重掺杂区224中的第二应力层作用于沟道区的应力作用增强，从而提高PMOS器件的驱动性能。

[0099] 同时，本实施例中第一凹槽218的顶部尺寸与第一伪栅203、第二伪栅204的顶部尺寸一致，从而使得后续形成的NMOS器件的实际栅极结构顶部尺寸与第一伪栅203顶部尺寸一致，PMOS器件的实际栅极结构顶部尺寸与第二伪栅204顶部尺寸一致，因此不会对后续在栅极结构顶部形成的接触孔的尺寸造成影响。

[0100] 参考图12，在所述第一功函数层314表面形成栅电极层315，所述栅电极层315填充满所述第一凹槽218(参考图11)；在所述第二功函数层324表面形成栅电极层315，所述栅电极层315填充满所述第二凹槽219(参考图11)。

[0101] 所述栅电极层315的材料为金属材料，金属材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。本实施例中，所述栅电极层315的材料为W。

[0102] 在一个具体实施例中，形成所述栅电极层315的工艺步骤包括：形成填充满所述第一凹槽218、第二凹槽219的栅电极膜，所述栅电极膜还位于层间介质层206顶部表面；研磨去除高于层间介质层206顶部表面的栅电极膜，形成填充满所述第一凹槽218、第二凹槽219的栅电极层315。

[0103] 位于NMOS区域I的栅介质层311、盖帽层312、扩散阻挡层313、第一功函数层314以及栅电极层315构成NMOS器件的实际栅极结构。本实施例中，由于第一凹槽218的底部尺寸大于顶部尺寸，使得第一凹槽218底部为形成盖帽层312和扩散阻挡层313预留位置，所述预留位置对实际栅极结构控制沟道区的长度的影响小，使得盖帽层312和扩散阻挡层313不会对实际栅极结构控制沟道区的能力造成不良影响。因此，本实施例形成的第一功函数层314与N型掺杂区之间的距离较近，因此实际栅极结构对控制沟道区的长度较长，从而降低半导体器件的阈值电压，改善NMOS器件的实际栅极结构对沟道区的控制能力。

[0104] 位于PMOS区域II的栅介质层311、盖帽层312、扩散阻挡层313、第二功函数层324以及栅电极层315构成PMOS器件的实际栅极结构。本实施例中，PMOS器件的实际栅极结构与P型掺杂区之间的距离较近，因此位于P型掺杂区内的第二应力层作用于沟道区的应力增强，从而改善PMOS器件的驱动能力。

[0105] 同时，由于本实施例中实际栅极结构顶部尺寸与第一伪栅203、第二伪栅204顶部尺寸一致，因此当后续在实际栅极结构顶部形成暴露出实际栅极结构顶部表面的接触孔时，所需形成的接触孔的尺寸不会发生变化。

[0106] 本发明前一实施例为采用high k last metal gate last的方法形成半导体器件。本发明另一实施例还可以采用high k first metal gate last的方法形成半导体器件，与前一实施例不同之处包括：本实施例在基底与第一伪栅之间形成有栅介质层，在基底与第二伪栅之间形成有栅介质层。形成半导体器件的工艺步骤包括：

[0107] 提供包括NMOS区域的基底，所述NMOS区域基底上形成有第一伪栅，且所述第一伪栅与NMOS区域基底之间还形成有栅介质层；

[0108] 形成覆盖于所述栅介质层侧壁表面以及第一伪栅侧壁表面的替代侧墙，所述替代侧墙包括位于基底表面的第一替代侧墙、位于第一替代侧墙表面的第二替代侧墙；

[0109] 去除所述第二替代侧墙；

[0110] 以所述第一替代侧墙为掩膜，在所述第一伪栅两侧的NMOS区域基底内形成N型掺杂区；

[0111] 在所述基底表面形成层间介质层，所述层间介质层还覆盖于第一替代侧墙表面以及第一伪栅侧壁表面；

[0112] 刻蚀去除所述第一伪栅以及第一替代侧墙，在所述NMOS区域的层间介质层中形成第一凹槽，所述第一凹槽的底部尺寸大于顶部尺寸；

[0113] 依次形成位于所述第一凹槽底部和侧壁表面的功能层、位于功能层表面的第一功函数层，且所述功能层的材料功函数与第一功函数层的材料功函数不同；

[0114] 在所述第一功函数层表面形成栅电极层，所述栅电极层填充满第一凹槽。

[0115] 有关基底、层间介质层、N型掺杂区、替代侧墙、第一凹槽、功能层、第一功函数层、栅电极层的描述可参考前一实施例，在此不再赘述。

[0116] 本发明还提供一种半导体器件，请参考图12，包括：

[0117] 包括有NMOS区域I的基底以及位于基底表面的层间介质层206，其中，NMOS区域I的层间介质层206中形成有第一凹槽，且所述第一凹槽底部尺寸大于顶部尺寸，所述第一凹槽两侧的NMOS区域I基底内形成有N型掺杂区；

[0118] 位于第一凹槽底部和侧壁表面的栅介质层311、位于栅介质层311表面的功能层、位于功能层表面的第一功函数层314，且所述功能层的材料功函数与第一功函数层314的材料功函数不同；

[0119] 位于第一功函数层314表面的栅电极层315，所述栅电极层315填充满第一凹槽。

[0120] 以下将对半导体器件做具体说明。

[0121] 本实施例以提供的半导体器件为鳍式场效应管、且鳍式场效应管为CMOS器件为例。所述基底包括：包括有NMOS区域I和PMOS区域II的衬底200；位于NMOS区域I和PMOS区域II的衬底200表面的若干分立的鳍部201；位于衬底200表面的隔离层202，所述隔离层202位于鳍部201侧壁表面，且所述隔离层202顶部低于鳍部201顶部。

[0122] 所述层间介质层206的材料为氧化硅，在所述基底与层间介质层206之间还形成有刻蚀阻挡层207，所述刻蚀阻挡层207的材料为氮化硅。

[0123] 所述N型掺杂区包括N型轻掺杂区213以及N型重掺杂区214；所述P型掺杂区包括P型轻掺杂区214以及P型重掺杂区224。

[0124] 所述栅介质层311的材料为高k栅介质材料，高k栅介质材料为LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3、Al2O3或Si3N4。

[0125] 所述功能层包括盖帽层312以及位于盖帽层312表面的扩散阻挡层313。在其他实施例中，功能层为盖帽层或扩散阻挡层中的一种。所述盖帽层312的材料为La2O3、Al2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x；所述扩散阻挡层313的材料为TaN。

[0126] 所述功能层的材料功函数大于第一功函数层314的材料功函数。所述第一功函数层314的材料为Ti、Al、TiyAl1-y、TiC或TiAlC；所述第二功函数层324的材料为TixN1-x、TaC、MoN或TaN。所述栅电极层315的材料为金属材料，金属材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。本实施例中，所述栅电极层315的材料为W。

[0127] 本实施例中，所述第一凹槽包括相互贯穿的第一部分第一凹槽和第二部分第一凹槽，其中，第一部分第一凹槽的宽度尺寸大于第二部分第一凹槽的宽度尺寸。由于N型轻掺杂区312既位于鳍部201侧壁表面内，所述N型轻掺杂区312还位于鳍部201顶部表面内，为了使第一功函数层314与鳍部201顶部和侧壁内的N型轻掺杂区312的距离较近，本实施例中，所述第一部分第一凹槽顶部与鳍部201顶部齐平，或者第一部分第一凹槽顶部高于鳍部201顶部。所述第一部分第一凹槽顶部与鳍部201顶部之间的距离为0埃至100埃。

[0128] 由于第一部分第一凹槽的宽度尺寸大于第二部分第一凹槽的宽度尺寸，因此第一部分第一凹槽侧壁上的第一功函数层314与N型掺杂区之间的距离小于第二部分第一凹槽侧壁上的第一功函数层314与N型掺杂区之间的距离，使得第一功函数层314实际影响的沟道区的长度增加，避免在NMOS器件的沟道区上方形成功函数漂移区，防止功能层对沟道区的开启造成不良影响，降低NMOS器件的阈值电压，提高NMOS器件的实际栅极结构对沟道区的控制能力。

[0129] 第二凹槽包括相互贯穿的第一部分第二凹槽和第二部分第二凹槽，所述第一部分第二凹槽的宽度尺寸大于第二部分第二凹槽。本实施例中，第一部分第二凹槽顶部与鳍部201顶部齐平，或者第一部分第二凹槽顶部高于鳍部201顶部。所述第一部分第二凹槽顶部与鳍部201顶部之间的距离为0埃至100埃。PMOS器件的栅极结构与P型重掺杂区224之间的距离变近，因此P型重掺杂区224中的第二应力层作用于沟道区的应力作用增强，从而改善PMOS器件的驱动性能。

[0130] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。