鳍式场效应管的形成方法

摘要

一种鳍式场效应管的形成方法，包括：提供包括第一区域和第二区域的衬底；形成覆盖第一区域衬底表面、以及第一鳍部顶部和侧壁表面的第一掺杂层；形成覆盖第二区域衬底表面、以及第二鳍部顶部和侧壁表面的第二掺杂层，第二掺杂层与第一掺杂层之间具有交界面；采用无掩膜刻蚀工艺，刻蚀第一掺杂层形成覆盖第一鳍部侧壁表面的第一掺杂侧墙，刻蚀第二掺杂层形成覆盖第二鳍部侧壁表面的第二掺杂侧墙；在衬底表面形成介质层，且介质层顶部低于第一鳍部顶部和第二鳍部顶部；去除高于介质层顶部的第一掺杂侧墙和第二掺杂侧墙；对剩余第一掺杂侧墙和剩余第二掺杂侧墙进行退火处理。本发明改善了形成的鳍式场效应管的电学性能。

权利要求

1.一种鳍式场效应管的形成方法，其特征在于，包括：

提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有若干分立的第一鳍部，所述第二区域衬底表面形成有若干分立的第二鳍部，所述第一区域和第二区域的区域类型不同，所述第一区域衬底内形成有第一阱区，所述第二区域衬底内形成有第二阱区；

形成覆盖所述第一区域衬底表面、以及第一鳍部顶部和侧壁表面的第一掺杂层，所述第一掺杂层内含有第一掺杂离子，所述第一掺杂离子类型与第一阱区的掺杂离子类型相同；

形成覆盖所述第二区域衬底表面、以及第二鳍部顶部和侧壁表面的第二掺杂层，所述第一掺杂层和第二掺杂层具有交界面，所述第二掺杂层内含有第二掺杂离子，所述第二掺杂离子类型与第二阱区的掺杂离子类型相同；

采用无掩膜刻蚀工艺，刻蚀去除位于第一区域部分衬底表面和第一鳍部顶部的第一掺杂层，形成覆盖第一鳍部侧壁表面的第一掺杂侧墙，刻蚀去除位于第二区域部分衬底表面和第二鳍部顶部的第二掺杂层，形成覆盖第二鳍部侧壁表面的第二掺杂侧墙；

在所述衬底表面形成介质层，所述介质层覆盖第一掺杂侧墙部分侧壁表面和第二掺杂侧墙部分侧壁表面，且所述介质层顶部低于第一鳍部顶部和第二鳍部顶部；

去除高于所述介质层顶部的第一掺杂侧墙和第二掺杂侧墙；

对剩余第一掺杂侧墙和剩余第二掺杂侧墙进行退火处理，使第一掺杂侧墙内的第一掺杂离子扩散至第一鳍部内形成第三阱区，使第二掺杂侧墙内的第二掺杂离子扩散至第二鳍部内形成第四阱区；

所述第三阱区的掺杂离子浓度大于第一阱区的掺杂离子浓度；所述第四阱区的掺杂离子浓度大于第二阱区的掺杂离子浓度。

2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成所述第一掺杂层和第二掺杂层的工艺步骤包括：在所述衬底表面、第一鳍部顶部和侧壁表面、以及第二鳍部顶部和侧壁表面形成含有第一掺杂离子的第一掺杂膜；刻蚀去除位于第二区域的第一掺杂膜，形成所述第一掺杂层；在所述第一掺杂层表面、第二区域衬底表面、第二鳍部顶部和侧壁表面形成含有第二掺杂离子的第二掺杂膜；刻蚀去除位于第一掺杂层表面的第二掺杂膜，形成所述第二掺杂层。

3.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述退火处理为尖峰退火或激光退火。

4.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述退火处理的退火温度为900摄氏度至1100摄氏度。

5.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一掺杂层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅；所述第二掺杂层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅。

6.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域。

7.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一区域为NMOS区域，所述第一掺杂离子为P型离子；所述第二区域为PMOS区域，所述第二掺杂离子为N型离子。

8.如权利要求7所述的鳍式场效应管的形成方法，其特征在于，所述P型离子包括硼、镓或铟；所述N型离子包括磷、砷或锑。

9.如权利要求7所述的鳍式场效应管的形成方法，其特征在于，所述第一掺杂层的材料为含有硼离子的氧化硅；所述第二掺杂层的材料为含有磷离子的氧化硅。

10.如权利要求7所述的鳍式场效应管的形成方法，其特征在于，所述第一掺杂层的厚度为1纳米至4纳米；所述第二掺杂层的厚度为1纳米至4纳米。

11.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，还包括：形成位于所述第一掺杂层表面的第一盖帽层，所述第一盖帽层的致密度大于第一掺杂层的致密度；采用无掩膜刻蚀工艺，刻蚀去除位于第一区域部分衬底上和第一鳍部顶部的第一盖帽层，形成位于所述第一掺杂侧墙侧壁表面的第一盖帽侧墙，其中，所述介质层覆盖第一盖帽侧墙部分侧壁表面。

12.如权利要求11所述的鳍式场效应管的形成方法，其特征在于，所述第一盖帽层的材料为氮化硅。

13.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，还包括：形成位于所述第二掺杂层表面的第二盖帽层；采用无掩膜刻蚀工艺，刻蚀去除位于第二区域部分衬底上和第二鳍部顶部的第二盖帽层，形成位于所述第二掺杂侧墙侧壁表面的第二盖帽侧墙，其中，所述介质层覆盖第二盖帽侧墙部分侧壁表面。

14.如权利要求13所述的鳍式场效应管的形成方法，其特征在于，所述第二盖帽层的材料为氮化硅。

15.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一鳍部顶部表面形成有硬掩膜层；所述第二鳍部顶部表面形成有硬掩膜层。

16.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成所述介质层的工艺步骤包括：在所述衬底表面形成介质膜，所述介质膜覆盖第一掺杂侧墙侧壁表面和第二掺杂侧墙侧壁表面，且所述介质膜顶部高于第一鳍部顶部和第二鳍部顶部；平坦化所述介质膜；回刻蚀去除部分厚度的介质膜形成所述介质层。

17.如权利要求16所述的鳍式场效应管的形成方法，其特征在于，采用流动性化学气相沉积工艺形成所述介质膜，且还对所述介质膜进行退火固化处理，其中，退火固化处理的处理温度为400摄氏度至600摄氏度。

18.如权利要求2所述的鳍式场效应管的形成方法，其特征在于，在形成所述第一掺杂膜、第二掺杂膜之前，还包括步骤：对所述第一鳍部和第二鳍部进行氧化处理，在所述第一鳍部和第二鳍部表面形成线性氧化层；去除所述线性氧化层。

说明书

鳍式场效应管的形成方法

技术领域

[0001] 本发明涉及半导体制造技术领域，特别涉及一种鳍式场效应管的形成方法。

背景技术

[0002] 随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。

[0003] 然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

[0004] 因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

[0005] 然而，现有技术形成的鳍式场效应管的电学性能有待提高。

发明内容

[0006] 本发明解决的问题是提供一种鳍式场效应管的形成方法，改善鳍式场效应管的电学性能。

[0007] 为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有若干分立的第一鳍部，所述第二区域衬底表面形成有若干分立的第二鳍部，所述第一区域和第二区域的区域类型不同，所述第一区域衬底内形成有第一阱区，所述第二区域衬底内形成有第二阱区；形成覆盖所述第一区域衬底表面、以及第一鳍部顶部和侧壁表面的第一掺杂层，所述第一掺杂层内含有第一掺杂离子，所述第一掺杂离子类型与第一阱区的掺杂离子类型相同；形成覆盖所述第二区域衬底表面、以及第二鳍部顶部和侧壁表面的第二掺杂层，所述第一掺杂层和第二掺杂层具有交界面，所述第二掺杂层内含有第二掺杂离子，所述第二掺杂离子类型与第二阱区的掺杂离子类型相同；采用无掩膜刻蚀工艺，刻蚀去除位于第一区域部分衬底表面和第一鳍部顶部的第一掺杂层，形成覆盖第一鳍部侧壁表面的第一掺杂侧墙，刻蚀去除位于第二区域部分衬底表面和第二鳍部顶部的第二掺杂层，形成覆盖第二鳍部侧壁表面的第二掺杂侧墙；在所述衬底表面形成介质层，所述介质层覆盖第一掺杂侧墙部分侧壁表面和第二掺杂侧墙部分侧壁表面，且所述介质层顶部低于第一鳍部顶部和第二鳍部顶部；去除高于所述介质层顶部的第一掺杂侧墙和第二掺杂侧墙；对剩余第一掺杂侧墙和剩余第二掺杂侧墙进行退火处理，使第一掺杂侧墙内的第一掺杂离子扩散至第一鳍部内形成第三阱区，使第二掺杂侧墙内的第二掺杂离子扩散至第二鳍部内形成第四阱区。

[0008] 可选的，所述第三阱区的掺杂离子浓度大于第一阱区的掺杂离子浓度；所述第四阱区的掺杂离子浓度大于第二阱区的掺杂离子浓度。

[0009] 可选的，形成所述第一掺杂层和第二掺杂层的工艺步骤包括：在所述衬底表面、第一鳍部顶部和侧壁表面、以及第二鳍部顶部和侧壁表面形成含有第一掺杂离子的第一掺杂膜，第一掺杂离子类型与第一阱区的掺杂离子类型相同；刻蚀去除位于第二区域的第一掺杂膜，形成所述第一掺杂层；在所述第一掺杂层表面、第二区域衬底表面、第二鳍部顶部和侧壁表面形成含有第二掺杂离子的第二掺杂膜，所述第二掺杂离子类型与第二阱区的掺杂离子类型相同；刻蚀去除位于第一掺杂层表面的第二掺杂膜，形成所述第二掺杂层。

[0010] 可选的，所述退火处理为尖峰退火或激光退火。可选的，所述退火处理的退火温度为900摄氏度至1100摄氏度。可选的，所述第一掺杂层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅；所述第二掺杂层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅。

[0011] 可选的，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域。可选的，所述第一区域为NMOS区域，所述第一掺杂离子为P型离子；所述第二区域为PMOS区域，所述第二掺杂离子为N型离子。可选的，所述P型离子包括硼、镓或铟；所述N型离子包括磷、砷或锑。可选的，所述第一掺杂层的材料为含有硼离子的氧化硅；所述第二掺杂层的材料为含有磷离子的氧化硅。可选的，所述第一掺杂层的厚度为1纳米至4纳米；所述第二掺杂层的厚度为1纳米至4纳米。

[0012] 可选的，还包括：形成位于所述第一掺杂层表面的第一盖帽层，所述第一盖帽层的致密度大于第一掺杂层的致密度；采用无掩膜刻蚀工艺，刻蚀去除位于第一区域部分衬底上和第一鳍部顶部的第一盖帽层，形成位于所述第一掺杂侧墙侧壁表面的第一盖帽侧墙，其中，所述介质层覆盖第一盖帽侧墙部分侧壁表面。可选的，所述第一盖帽膜的材料为氮化硅。

[0013] 可选的，还包括：形成位于所述第二掺杂层表面的第二盖帽层；采用无掩膜刻蚀工艺，刻蚀去除位于第二区域部分衬底上和第二鳍部顶部的第二盖帽层，形成位于所述第二掺杂侧墙侧壁表面的第二盖帽侧墙，其中，所述介质层覆盖第二盖帽侧墙部分侧壁表面。可选的，所述第二盖帽膜的材料为氮化硅。可选的，所述第一鳍部顶部表面形成有硬掩膜层；所述第二鳍部顶部表面形成有硬掩膜层。

[0014] 可选的，形成所述介质层的工艺步骤包括：在所述衬底表面形成介质膜，所述介质膜覆盖第一掺杂侧墙侧壁表面和第二掺杂侧墙侧壁表面，且所述介质膜顶部高于第一鳍部顶部和第二鳍部顶部；平坦化所述介质膜；回刻蚀去除部分厚度的介质膜形成所述介质层。可选的，采用流动性化学气相沉积工艺形成所述介质膜，且还对所述介质膜进行退火固化处理，其中，退火固化处理的处理温度为400摄氏度至600摄氏度。

[0015] 可选的，在形成所述第一掺杂膜、第二掺杂膜之前，还包括步骤：对所述第一鳍部和第二鳍部进行氧化处理，在所述第一鳍部和第二鳍部表面形成线性氧化层；去除所述线性氧化层。

[0016] 与现有技术相比，本发明的技术方案具有以下优点：

[0017] 本发明提供的鳍式场效应管的形成方法的技术方案中，形成覆盖第一区域衬底表面、以及第一鳍部顶部和侧壁表面的第一掺杂层，所述第一掺杂层内含有第一掺杂离子，且所述第一掺杂离子类型与第一阱区的掺杂离子类型相同；形成覆盖第二区域衬底表面、以及第二鳍部顶部和侧壁表面的第二掺杂层，所述第二掺杂内含有第二掺杂离子，且所述第二掺杂离子类型与第二阱区的掺杂离子类型相同，且第一掺杂层和第二掺杂层之间具有交界面；采用无掩膜刻蚀工艺，刻蚀所述第一掺杂层形成位于第一鳍部侧壁表面的第一掺杂侧墙，刻蚀所述第二掺杂层形成位于第二鳍部侧壁表面的第二掺杂侧墙；在衬底表面形成介质层，且所述介质层顶部低于第一鳍部顶部和第二鳍部顶部；去除高于介质层顶部的第一掺杂侧墙和第二掺杂侧墙；对剩余第一掺杂侧墙和剩余第二掺杂侧墙进行退火处理，使第一掺杂离子扩散至第一鳍部内形成第三阱区，使第二掺杂离子扩散至第二鳍部内形成第四阱区。本发明中，采用固态源扩散的方法形成第三阱区和第四阱区，使得第一鳍部和第二鳍部保持良好的形貌和较高的晶格质量，且避免对高于介质层顶部的第一鳍部和第二鳍部造成不必要的掺杂，因此第一鳍部内的沟道区具有较高的载流子迁移率，且第二鳍部内的沟道区也具有较高的载流子迁移率。

[0018] 同时，第一阱区和第三阱区能够构成SSRW结构，起到阻止第一鳍部内源区和漏区之间穿通的作用，且阻挡衬底内的离子向第一鳍部内扩散，防止第一鳍部阈值电压漂移。第二阱区和第四阱区能够构成SSRW结构，起到阻止第二鳍部内源区和漏区之间穿通的作用，且阻挡衬底内的离子向第二鳍部内扩散，防止第二鳍部阈值电压漂移。

[0019] 并且，第一掺杂层和第二掺杂层之间具有交界面，且第一掺杂层内含有第一掺杂离子，第二掺杂层内含有第二掺杂离子；本发明中，在使第一掺杂离子扩散至第一鳍部内、使第二掺杂离子扩散至第二鳍部内之前，对第一掺杂层和第二掺杂层进行了无掩膜刻蚀工艺，使形成的第一掺杂侧墙和第二掺杂侧墙之间不再具有交界面。因此在进行退火处理过程中，避免了具有第一掺杂离子和第二掺杂离子的交界面发生界面反应，从而避免所述界面反应对鳍式场效应管造成的不良影响，进一步改善鳍式场效应管的电学性能。

[0020] 进一步，还包括：形成位于第一掺杂层表面的第一盖帽层，所述第一盖帽层的致密度大于第一掺杂层的致密度；采用无掩膜刻蚀工艺刻蚀第一盖帽层，形成位于第一掺杂侧墙侧壁表面的第一盖帽侧墙。所述第一盖帽侧墙具有较高的致密度，因此在退火处理过程中，所述第一盖帽侧墙能够阻挡第一掺杂侧墙内的第一掺杂离子向介质层中扩散，保证第一掺杂侧墙内的第一掺杂离子尽可能多的向第一鳍部内扩散。

[0021] 更进一步，还包括：形成位于第二掺杂层表面的第二盖帽层，所述第二盖帽层的致密度大于第二掺杂层的致密度；采用无掩膜刻蚀工艺刻蚀第二盖帽层，形成位于第二掺杂侧墙侧壁表面的第二盖帽侧墙，是第二掺杂侧墙内的第二掺杂离子尽可能多的向第二鳍部内扩散。

附图说明

[0022] 图1至图14为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。

具体实施方式

[0023] 由背景技术可知，现有技术形成的鳍式场效应管的电学性能有待提高。

[0024] 经研究发现，鳍式场效应管的鳍部底部与栅极结构的距离较远，栅极结构对鳍部的底部的控制能力较弱，且所述鳍部的掺杂浓度较小，沟道区域的空间电荷区在电场下展宽，源区和漏区空间电荷区连通，导致了鳍式场效应管的底部存在源区和漏区之间的穿通现象(punch through)，造成鳍式场效应管的电学性能低下。且为了改善鳍式场效应管的电学性能，通常会在衬底内掺杂掺杂剂，所述衬底内的掺杂剂易向鳍部扩散，且扩散至鳍部内的掺杂剂浓度分布不均导致阈值电压发生变化，这也是造成鳍式场效应管电学性能低下的原因之一。特别对于SRAM器件而言，若衬底内的掺杂剂向鳍部扩散，则会造成器件之间的失配(Mismatch)变差，例如上拉(PU)晶体管与上拉晶体管之间、下拉(PD)晶体管与下拉晶体管之间的电学参数失配差，使得SRAM器件的均匀性变差。

[0025] 为了解决上述问题，提出一种解决方法，在位于隔离结构内的鳍部中形成超陡逆行阱(SSRW，Super Step Retrograde Well)，所述超陡逆行阱内的掺杂离子与衬底内阱区的掺杂离子类型相同，且超陡逆行阱内的掺杂离子浓度大于衬底内阱区的掺杂离子浓度。所述超陡逆行阱能够很好的防止源区和漏区的穿通，且阻止衬底内的掺杂剂扩散至鳍部内，使得整个鳍部高度内具有均匀的阈值且避免阈值电压发生波动。

[0026] 通常的，采用离子注入工艺的方式对鳍部底部进行掺杂以形成SSRW结构。然而，离子注入工艺会对鳍部的表面造成注入损伤，导致鳍部的形貌不良且产生晶格损伤，使得沟道区内的载流子迁移率降低，造成鳍式场效应管的性能低下。并且，采用离子注入工艺形成所述SSRW结构时，易导致在鳍部内不期望区域内注入离子，例如鳍部内作为沟道区的区域注入了离子，使得沟道区的载流子迁移率低。

[0027] 为解决上述问题，本发明提供一种鳍式场效应管的形成方法，提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有若干分立的第一鳍部，所述第二区域衬底表面形成有若干分立的第二鳍部，所述第一区域和第二区域的区域类型不同，所述第一区域衬底内形成有第一阱区，所述第二区域衬底内形成有第二阱区；形成覆盖所述第一区域衬底表面、以及第一鳍部顶部和侧壁表面的第一掺杂层，所述第一掺杂层内含有第一掺杂离子，所述第一掺杂离子类型与第一阱区的掺杂离子类型相同；形成覆盖所述第二区域衬底表面、以及第二鳍部顶部和侧壁表面的第二掺杂层，所述第一掺杂层和第二掺杂层具有交界面，所述第二掺杂层内含有第二掺杂离子，所述第二掺杂离子类型与第二阱区的掺杂离子类型相同；采用无掩膜刻蚀工艺，刻蚀去除位于第一区域部分衬底表面和第一鳍部顶部的第一掺杂层，形成覆盖第一鳍部侧壁表面的第一掺杂侧墙，刻蚀去除位于第二区域部分衬底表面和第二鳍部顶部的第二掺杂层，形成覆盖第二鳍部侧壁表面的第二掺杂侧墙；在所述衬底表面形成介质层，所述介质层覆盖第一掺杂侧墙部分侧壁表面和第二掺杂侧墙部分侧壁表面，且所述介质层顶部低于第一鳍部顶部和第二鳍部顶部；去除高于所述介质层顶部的第一掺杂侧墙和第二掺杂侧墙；对剩余第一掺杂侧墙和剩余第二掺杂侧墙进行退火处理，使第一掺杂侧墙内的第一掺杂离子扩散至第一鳍部内形成第三阱区，使第二掺杂侧墙内的第二掺杂离子扩散至第二鳍部内形成第四阱区。

[0028] 本发明采用固态源掺杂的方法在第一鳍部内形成第三阱区，避免离子注入工艺引入的注入损伤，使得第一鳍部保持良好的形貌和较高的晶格质量，提高第一鳍部内沟道区的载流子迁移率，且第一阱区和第三阱区构成SSRW结构，防止第一鳍部内源区和漏区的穿通，避免第一鳍部的阈值电压发生漂移。同样的，采用固态源掺杂的方法在第二鳍部内形成第四阱区，使得第二鳍部保持良好的形貌和较高的晶格质量，提高第二鳍部内沟道区的载流子迁移率，且第二阱区和第四阱区构成SSRW结构，防止第二鳍部内源区和漏区的穿通，避免第二鳍部的阈值电压发生漂移。并且，本发明对第一掺杂层和第二掺杂层进行了无掩膜刻蚀处理，分别形成位于第一鳍部侧壁表面的第一掺杂侧墙、位于第二鳍部侧壁表面的第二掺杂侧墙，从而使得第一鳍部和第二鳍部不再具有交界面，因此在退火处理过程中不会发生界面反应，避免了所述界面反应引入的不良影响，从而进一步改善鳍式场效应管的电学性能。

[0029] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0030] 图1至图14为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。

[0031] 参考图1，提供衬底101，所述衬底101包括第一区域I和第二区域II，所述第一区域I衬底101表面形成有若干分立的第一鳍部102，所述第二区域II衬底101表面形成有若干分立的第二鳍部103。

[0032] 本实施例以形成的鳍式场效应管为CMOS器件为例，所述第一区域I为NMOS区域，所述第一区域I为待形成NMOS器件的区域，所述第二区域II为PMOS区域，所述第二区域II为待形成PMOS器件的区域，所述第一区域I和第二区域II为相邻的区域。在其他实施例中，所述第一区域也能够为PMOS区域，相应的所述第二区域为NMOS区域。

[0033] 所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底101为硅衬底。

[0034] 所述第一区域I衬底101内形成有第一阱区(未图示)，所述第一阱区内掺杂有P型离子，例如为B、Ga或In。所述第二区域II衬底101内形成有第二阱区(未图示)，所述第二阱区内掺杂有N型离子，例如为P、As或Sb。

[0035] 所述第一鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第二鳍部103的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述第一鳍部102的材料为硅，所述第二鳍部103的材料为硅。

[0036] 本实施例中，形成所述衬底101、第一鳍部102以及第二鳍部103的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层104；以所述硬掩膜层104为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于第一区域I衬底101表面的凸起作为第一鳍部102，位于第二区域II衬底101表面的凸起作为第二鳍部103。

[0037] 在一个实施例中，形成所述硬掩膜层104的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层104；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。

[0038] 本实施例中，在形成所述第一鳍部102和第二鳍部103之后，保留位于第一鳍部102顶部表面的硬掩膜层104，保留位于第二鳍部103顶部表面的硬掩膜层104。所述硬掩膜层104的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层104顶部表面能够作为平坦化工艺的停止位置。

[0039] 本实施例中，所述第一鳍部102的顶部尺寸小于底部尺寸，所述第二鳍部103的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部的侧壁还能够与衬底表面相垂直，即第一鳍部的顶部尺寸等于底部尺寸，所述第二鳍部的侧壁还能够与衬底表面相垂直，即第二鳍部的顶部尺寸等于底部尺寸。

[0040] 参考图2，对所述第一鳍部102表面以及第二鳍部103表面进行氧化处理，在第一鳍部102表面以及第二鳍部103表面形成线性氧化层105。

[0041] 由于所述第一鳍部102、第二鳍部103为通过对初始衬底刻蚀后形成，所述第一鳍部102通常具有凸出的棱角且表面具有缺陷，所述第二鳍部103通常具有凸出的棱角且表面具有缺陷，在后续形成鳍式场效应管后会影响器件性能。

[0042] 因此，本实施例对第一鳍部102和第二鳍部103进行氧化处理形成线性氧化层105，在氧化处理过程中，由于第一鳍部102凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层105之后，不仅第一鳍部102表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部102的表面光滑，晶格质量改善，避免第一鳍部102顶角尖端放电问题，有利于改善鳍式场效应管的性能；同样的，在后续去除线性氧化层105之后，第二鳍部103表面的缺陷层也被去除，且凸出棱角部分也被去除，使所述第二鳍部103的表面光滑，晶格质量改善，避免第二鳍部103顶角尖端放电问题，有利于改善鳍式场效应管的性能。

[0043] 所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。所述氧化处理还会对衬底101表面进行氧化，使得形成的线性氧化层105还位于衬底101表面。

[0044] 本实施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对第一鳍部102以及第二鳍部103进行氧化处理，形成所述线性氧化层105，由于第一鳍部102和第二鳍部103的材料为硅，相应形成的线性氧化层105的材料为氧化硅。

[0045] 参考图3，去除所述线性氧化层105(参考图2)。

[0046] 采用湿法刻蚀工艺去除所述线性氧化层105。本实施例中，所述线性氧化层105的材料为氧化硅，湿法刻蚀工艺采用的刻蚀液体包括氢氟酸溶液。

[0047] 去除所述线性氧化层105之后，所述第一鳍部102表面晶格质量得到提高，使得第一鳍部102顶角更圆滑，避免了第一鳍部102尖端放电问题；所述第二鳍部103表面晶格质量得到提高，使得第二鳍部103顶角更圆滑，避免了第二鳍部103尖端放电问题。

[0048] 参考图4，形成覆盖所述衬底101表面、第一鳍部102顶部和侧壁表面、以及第二鳍部103顶部和侧壁表面的第一掺杂膜115。

[0049] 本实施例中，由于所述第一鳍部102顶部形成有硬掩膜层104，所述第二鳍部103顶部形成有硬掩膜层104，因此所述第一掺杂膜115覆盖硬掩膜层104表面。在其他实施例中，在形成所述第一掺杂膜之前，当第一鳍部顶部和第二鳍部顶部被暴露出来时，则所述第一掺杂膜除位于第一鳍部侧壁表面和第二鳍部侧壁表面外，还位于第一鳍部顶部表面和第二鳍部顶部表面。

[0050] 所述第一掺杂膜115为后续形成位于第一鳍部102侧壁表面的第一侧墙提供工艺基础。所述第一掺杂膜115内含有第一掺杂离子，所述第一掺杂离子的类型为N型离子或P型离子。本实施例中，所述第一区域I为NMOS区域，则所述第一掺杂膜115内含有P型离子，例如为B、Ga或In。本实施例中，所述第一掺杂膜115内的P型离子包括B离子，所述第一掺杂膜115内B离子浓度为1E19atom/cm3至5E21atom/cm3。

[0051] 所述第一掺杂膜115的材料为绝缘材料，相应的后续形成的第一掺杂侧墙的材料也为绝缘材料，从而使得位于第一鳍部102侧壁表面的第一掺杂侧墙不会对第一鳍部102的特征尺寸造成影响。并且，所述第一掺杂膜115的材料还为易于被去除的材料，且去除所述第一掺杂膜115材料的工艺不会对第一鳍部102造成损伤。

[0052] 综合上述因素考虑，所述第一掺杂膜115的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第一掺杂膜115。

[0053] 本实施例中，所述第一掺杂膜115的材料为氧化硅，在形成所述第一掺杂膜115的工艺过程中，除向反应腔室内通入氧源材料和硅源材料外，还向反应腔室内通入硼源材料，所述硼源材料能够为BF3。

[0054] 所述第一掺杂膜115的厚度为1纳米至4纳米。本实施例中，采用原子层沉积工艺形成所述第一掺杂膜115，由于原子层沉积工艺具有较高的台阶覆盖(step-coverage)能力，因此所述形成的第一掺杂膜115能够很好的将衬底101与第一鳍部102之间的拐角处覆盖，从而使得后续形成的第一掺杂侧墙对衬底101与第一鳍部102之间的拐角处的覆盖性好。

[0055] 本实施例中，还包括步骤：在所述第一掺杂膜115表面形成第一盖帽膜116，所述第一盖帽膜116的致密度大于第一掺杂膜115的致密度。后续在所述第一盖帽膜116的基础上形成位于第一掺杂侧墙侧壁表面的第一盖帽侧墙，所述第一盖帽侧墙起到阻挡第一掺杂侧墙内的P型离子向介质层内扩散的作用，使得第一掺杂侧墙内的P型离子尽可能多的向第一鳍部102内扩散。

[0056] 采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第一盖帽膜116。本实施例中，采用原子层沉积工艺形成所述第一盖帽膜116，所述第一盖帽膜116的材料为氮化硅，厚底为1纳米至2纳米。

[0057] 参考图5，在所述第一区域I的第一盖帽膜116(参考图4)表面形成第一图形层106。

[0058] 所述第一图形层106为后续刻蚀去除第二区域II的第一掺杂膜115的掩膜。

[0059] 本实施例中，所述第一图形层106的材料为光刻胶，形成所述第一图形层106的工艺步骤包括：形成覆盖所述第一盖帽膜116表面的光刻胶膜；对所述光刻胶膜进行曝光处理以及显影处理，去除位于第二区域II的光刻胶膜，形成所述第一图形层106。

[0060] 继续参考图5，以所述第一图形层106为掩膜，刻蚀去除位于第二区域II的第一掺杂膜115(参考图4)，形成覆盖所述第一鳍部102侧壁表面、以及第一区域I衬底101表面的第一掺杂层107。

[0061] 本实施例中，还刻蚀去除位于第二区域II(参考图4)的第一盖帽膜116，形成位于所述第一掺杂层107表面的第一盖帽层126。

[0062] 采用干法刻蚀工艺刻蚀去除位于第二区域II的第一掺杂膜115和第一盖帽膜116。由于第一鳍部102顶部表面形成有硬掩膜层104，因此所述第一掺杂层107还覆盖第一鳍部
102顶部表面的硬掩膜层104表面。在其他实施例中，在形成所述第一掺杂膜之前第一鳍部顶部表面被暴露出来，形成的第一掺杂层还覆盖第一鳍部顶部表面。

[0063] 所述第一掺杂层107内含有第一掺杂离子，所述第一掺杂离子为N型离子或P型离子。本实施例中，所述第一区域I为NMOS区域，则所述第一掺杂层107内含有P型离子，后续向第一鳍部102内提供P型离子，使得在第一鳍部102底部形成第三阱区，所述第三阱区的掺杂离子类型与第一区域I衬底101内的第一阱区掺杂离子类型相同，且第三阱区的掺杂离子浓度大于第一阱区内掺杂离子浓度，从而在鳍式场效应管的NMOS器件内形成超陡逆行阱。

[0064] 所述第一掺杂层107的材料与第一掺杂膜115的材料相同，所述第一掺杂层107的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；所述第一掺杂层107内含有P型离子，例如为硼、镓或铟。

[0065] 本实施例中，所述第一掺杂层107的材料为氧化硅，P型离子包括硼离子，所述第一3 3
掺杂层107内硼离子的浓度为1E19atom/cm至5E21atom/cm ；所述第一掺杂层107的厚度为1纳米至4纳米。所述第一盖帽层126的材料为氮化硅；所述第一盖帽层1纳米至2纳米。

[0066] 在形成所述第一掺杂层107之后，去除所述第一图形层106。本实施例中，所述第一图形层106的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第一图形层106。

[0067] 参考图6，在所述第一掺杂层107表面、第二区域II衬底101表面、第二鳍部103顶部和侧壁表面形成第二掺杂膜108。

[0068] 本实施例中，由于第一掺杂层107表面形成有第一盖帽层126，因此所述第二掺杂膜108位于第一盖帽层126表面；所述第二鳍部103顶部形成有硬掩膜层104，因此第二掺杂膜108还覆盖第二鳍部103顶部表面的硬掩膜层104表面。在其他实施例中，在形成第二掺杂膜之前所述第二鳍部顶部表面被暴露出来时，则所述第二掺杂膜除位于第二鳍部侧壁表面外，所述第二掺杂膜还位于第二鳍部顶部表面。

[0069] 所述第二掺杂膜108为后续在第二鳍部103侧壁表面形成第二掺杂侧墙提供工艺基础。后续刻蚀去除第一区域I的第二掺杂膜108，形成位于第二鳍部103侧壁表面、第二区域II衬底101表面的第二掺杂层。所述第二掺杂膜108内含有N型离子，例如为P、As或Sb。本实施例中，所述第二掺杂膜108内的N型离子包括P离子，所述第二掺杂膜108内的P离子浓度为1E19atom/cm3至6E21atom/cm3。

[0070] 所述第二掺杂膜108的材料为绝缘材料，相应的后续形成的第二掺杂侧墙的材料也为绝缘材料，从而使得位于第二鳍部103侧壁表面的第二掺杂侧墙不会对第二鳍部103的特征尺寸造成影响。并且，所述第二掺杂膜108的材料还为易于被去除的材料，且去除所述第二掺杂膜108材料的工艺不会对第二鳍部103造成损伤。

[0071] 综合上述因素考虑，所述第二掺杂膜108的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

[0072] 本实施例中，所述第二掺杂膜108的材料为氧化硅，在形成所述第二掺杂膜108的工艺过程中，除向反应腔室内通入氧源材料和硅源材料外，还向反应腔室内通入磷源材料，所述磷源材料能够为PH3；所述第二掺杂膜108的厚度为1纳米至4纳米。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第二掺杂膜108。本实施例中，采用原子层沉积工艺形成所述第二掺杂膜108。

[0073] 还包括步骤：在所述第二掺杂膜108表面形成第二盖帽膜109，所述第二盖帽膜109的致密度大于第二掺杂膜108的致密度。后续在所述第二盖帽膜109的基础上形成位于第二掺杂侧墙侧壁表面的第二盖帽侧墙，所述第二盖帽侧墙起到阻挡第二掺杂侧墙内的N型离子向介质层内扩散的作用，使得第二掺杂侧墙内的N型离子尽可能多的向第二鳍部103内扩散。

[0074] 本实施例中，所述第二盖帽膜109的材料为氮化硅，厚度为1纳米至2纳米。

[0075] 参考图7，在所述第二区域II的第二盖帽膜109(参考图6)表面形成第二图形层110；以所述第二图形层110为掩膜，刻蚀去除位于第一区域I的第二掺杂膜108(参考图6)，形成覆盖所述第二鳍部103侧壁表面、以及第二区域II衬底101表面的第二掺杂层118，所述第一掺杂层107和第二掺杂层118具有交界面。

[0076] 所述第二图形层110为后续刻蚀去除第一区域I的第二掺杂膜108的掩膜。本实施例中，所述第二图形层110的材料为光刻胶。

[0077] 本实施例中，还刻蚀去除位于第一区域I的第二盖帽膜109，形成位于所述第二掺杂层109表面的第二盖帽层119。

[0078] 采用干法刻蚀工艺刻蚀去除位于第一区域I的第二掺杂膜108和第二盖帽膜109。由于第二鳍部103顶部表面形成有硬掩膜层104，因此所述第二掺杂层118还覆盖第二鳍部
103顶部表面的硬掩膜层104表面。在其他实施例中，在形成所述第二掺杂膜之前第二鳍部顶部表面被暴露出来，形成的第二掺杂层还覆盖第二鳍部顶部表面。

[0079] 在所述第一区域I和第二区域II的交界处，所述第一掺杂层107和第二掺杂层118具有交界面。所述第二掺杂层118内含有第二掺杂离子，所述第二掺杂离子为N型离子或P型离子。本实施例中，所述第二区域II为PMOS区域，则所述第二掺杂层118内含有N型离子，后续向第二鳍部103内提供N型离子，使得在第二鳍部103底部形成第四阱区，所述第四阱区的掺杂离子类型与第二区域II衬底101内的第二阱区掺杂离子类型相同，且第四阱区的掺杂离子浓度大于第二阱区内掺杂离子浓度，从而在鳍式场效应管的PMOS器件内形成超陡逆行阱。

[0080] 所述第二掺杂层118的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。所述第二掺杂层118内含有N型离子，例如为磷、砷或锑。

[0081] 本实施例中，所述第二掺杂层118的材料为氧化硅，N型离子包括磷离子，所述第二掺杂层118内磷离子的浓度为1E19atom/cm3至6E21atom/cm3。；所述第二掺杂层118的厚度为1纳米至4纳米。所述第二盖帽层119的材料为氮化硅；所述第二盖帽层119的厚度为1纳米至
2纳米。

[0082] 参考图8，在形成所述第二掺杂层118之后，去除所述第二图形层110(参考图7)。

[0083] 所述第二图形层110的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第二图形层110。本实施例中，先形成所述第一掺杂层107后形成所述第二掺杂层118。在其他实施例中，还能够先形成第二掺杂层后形成第一掺杂层。

[0084] 参考图9，采用无掩膜刻蚀工艺，刻蚀去除位于第一区域I部分衬底101表面和第一鳍部102顶部的第一掺杂层107(参考图8)，形成覆盖第一鳍部102侧壁表面的第一掺杂侧墙117；采用无掩膜刻蚀工艺，刻蚀去除位于第二区域II部分衬底101表面和第二鳍部103顶部的第二掺杂层118(参考图8)，形成覆盖第二鳍部103侧壁表面的第二掺杂侧墙128。

[0085] 本实施例中，还包括步骤：采用无掩膜刻蚀工艺，刻蚀去除位于第一区域I部分衬底101上和第一鳍部102顶部的第一盖帽层126(参考图8)，形成位于所述第一掺杂侧墙117侧壁表面的第一盖帽侧墙136。采用无掩膜刻蚀工艺，刻蚀去除位于第二区域II部分衬底101上和第二鳍部103顶部的第二盖帽层119(参考图8)，形成位于所述第二掺杂侧墙128侧壁表面的第二盖帽侧墙129。

[0086] 所述第一掺杂侧墙117的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅；所述第二掺杂侧墙128的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。所述第一掺杂侧墙117内含有P型离子，例如为硼、镓或铟。所述第二掺杂侧墙128内含有N型离子，例如为磷、砷或锑。

[0087] 本实施例中，所述第一掺杂侧墙117的材料为氧化硅，P型离子为硼离子；所述第二掺杂侧墙128的材料为氧化硅，N型离子为磷离子。所述第一盖帽侧墙136的材料为氮化硅，所述第二盖帽侧墙129的材料为氮化硅。

[0088] 本实施例中，所述第一掺杂侧墙117和第二掺杂侧墙128为在同一道无掩膜刻蚀工艺中形成的。

[0089] 在一实施例中，所述无掩膜刻蚀工艺为等离子体刻蚀工艺，在无掩膜刻蚀工艺过程，尽量减少位于第一鳍部102侧壁表面的第一盖帽层126被刻蚀的量，尽量减小位于第二鳍部103侧壁表面的第二盖帽层119被刻蚀的量。

[0090] 本实施例中，在进行无掩膜刻蚀工艺之后，第一掺杂侧墙117和第二掺杂侧墙128之间不再具有接触面，因此在后续的退火工艺过程中，所述第一掺杂侧墙117和第二掺杂侧墙128之间将不会发生不必要的界面反应，从而避免了所述界面反应对鳍式场效应管的不良影响。

[0091] 若不对第一掺杂层107和第二掺杂层118进行无掩膜刻蚀工艺，由于第一掺杂层107和第二掺杂层118具有交界面，即第一掺杂层107与第二掺杂层118相接触，且第一掺杂层117内掺杂有P型离子，所述第二掺杂层118内掺杂有N型离子，则在退火工艺过程中，所述相接触的界面处会发生界面反应，所述界面反应会对鳍式场效应管的性能造成不良影响。

[0092] 并且，本实施例中对第一掺杂层107和第二掺杂层118进行了无掩膜刻蚀工艺，使得衬底101表面的第一掺杂层107和第二掺杂层118被刻蚀去除，因此后续在衬底101表面形成的介质膜的填孔性能将得到提高，减少介质膜内的空洞问题。

[0093] 在进行无掩膜刻蚀工艺的过程中，位于第一鳍部102顶部表面的硬掩膜层104起到保护第一鳍部102的作用，位于第二鳍部103顶部表面的硬掩膜层104起到保护第二鳍部103的作用。

[0094] 参考图10，在所述衬底101表面形成介质膜112，所述介质膜112覆盖第一掺杂侧墙117侧壁表面和第二掺杂侧墙128侧壁表面，且所述介质膜112顶部高于第一鳍部102顶部和第二鳍部103顶部。

[0095] 本实施例中，第一掺杂侧墙117侧壁表面形成有第一盖帽侧墙136，所述第二掺杂侧墙128侧壁表面形成有第二盖帽侧墙129，因此所述介质膜112覆盖第一盖帽侧墙136侧壁表面和第二盖帽侧墙129侧壁表面。

[0096] 介质膜112为后续形成鳍式场效应管的隔离结构提供工艺基础。介质膜112的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，介质膜112的材料为氧化硅。

[0097] 介质膜112所需填充的开口深宽比较大。具体的，介质膜112填充的开口包括：相邻第一鳍部102与衬底101构成的开口，相邻第二鳍部103与衬底101构成的开口，第一鳍部102、第二鳍部103与衬底101构成的开口。为了提高介质膜112的填孔(gap-filling)能力，使得后续形成的介质层与第一鳍部102底部、第二鳍部103底部接触紧密，且避免后续形成的介质层内形成空洞，采用流动性化学气相沉积(FCVD，Flowable CVD)工艺形成所述介质膜112。

[0098] 在进行流动性化学气相沉积工艺过程中，将衬底101保持在预定的温度范围内，使流动性化学气相沉积工艺的反应前驱物材料能够流动的填充进入开口内，从而形成填充满开口的前驱材料层。特别的，较低的衬底101温度(低于150℃)可以保持反应前驱物材料在衬底101及开口内的流动性和粘度。由于反应前驱物材料具有一定的流动性和粘度，在将具有流动性的反应前驱物材料填充入开口内后，开口底部进行了无空洞填充，从而避免了在开口底部产生空洞。

[0099] 本实施例中，在进行流动性化学气相沉积工艺过程中，衬底101的温度小于150℃，例如，衬底200的温度为20℃、50℃、70℃或110℃等。

[0100] 所述流动性化学气相沉积工艺采用的反应前驱物材料包括：三硅基氮(TSA)、硅烷、二硅烷、甲基硅烷、二甲基硅烷、三甲基硅烷、四甲基硅烷、正硅酸乙酯的一种或几种。还可以使用其他硅烷胺及其衍生物等反应前驱物材料。所述流动性化学气相沉积工艺在含氧氛围下进行，所述含氧氛围为O3、O2、H2O2中的一种或几种气体氛围。本实施例中，采用三基硅氮作为流动性化学气相沉积工艺的反应前驱物材料，在O3氛围下进行所述流动性化学气相沉积工艺。具体的，流动性化学气相沉积工艺参数为：反应前驱物材料以100sccm至3000sccm的流速进入反应腔室内，O3以20sccm至1000sccm的流速进入反应腔室内，反应腔室压强为0.1T至10T，反应腔室温度为20℃至150℃，还可以向反应腔室内通入Ar、He或Xe等惰性气体，惰性气体流速为1000sccm至10000sccm。

[0101] 本实施例中，在形成介质膜112之后，还包括步骤：对所述介质膜112进行退火固化处理，所述退火固化处理在含氧氛围下进行。在固化处理过程中，介质膜112内化学键重组，介质膜112内的Si-O键、O-Si-O键增加，且使介质膜112的致密度得到提高。

[0102] 本实施例中，所述退火固化处理的处理温度不宜过高，防止第一掺杂侧墙117内的P型离子和第二掺杂侧墙128内的N型离子过早的发生扩散；所述退火固化处理的处理温度也不过低，否则退火固化处理后的介质膜112的致密度过低。为此，所述退火固化处理的处理温度为400摄氏度至600摄氏度。

[0103] 参考图11，平坦化所述介质膜112。

[0104] 本实施例中，平坦化所述介质膜112的停止位置为硬掩膜层104顶部表面。具体的，采用化学机械研磨工艺，去除高于所述硬掩膜层104顶部表面的介质膜112。

[0105] 参考图12，回刻蚀去除部分厚度的介质膜112(参考图11)，在所述衬底101表面形成介质层113。

[0106] 所述介质层113覆盖第一掺杂侧墙117部分侧壁表面和第二掺杂侧墙128部分侧壁表面，且所述介质层113顶部低于第一鳍部102顶部和第二鳍部103顶部。本实施例中，由于第一掺杂侧墙117侧壁表面形成有第一盖帽侧墙136，第二掺杂侧墙128侧壁表面形成有第二盖帽侧墙129，因此，所述介质层113覆盖第一盖帽侧墙136部分侧壁表面和第二盖帽侧墙129部分侧壁表面。

[0107] 采用干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀和湿法刻蚀相结合的工艺，回刻蚀去除部分厚度的介质膜112。所述介质层113用于形成鳍式场效应管的隔离结构，由于前述形成的介质膜112内的空洞少，且介质膜112形成工艺具有较高的填孔性能，因此本实施例中鳍式场效应管的隔离结构具有较强的电绝缘能力。

[0108] 还包括步骤：去除位于第一鳍部102顶部表面的硬掩膜层104(参考图11)；去除位于第二鳍部103顶部表面的硬掩膜层104(参考图11)。

[0109] 参考图13，去除高于所述介质层113顶部的第一掺杂侧墙117和第二侧墙128。

[0110] 高于所述介质层113顶部的第一鳍部102作为NMOS器件的沟道区，去除高于介质层113顶部的第一掺杂侧墙117，避免后续对NMOS器件的沟道区进行掺杂，使得NMOS器件沟道区内具有较高的载流子迁移率。高于所述介质层113顶部的第二鳍部103作为PMOS器件的沟道区，去除高于介质层113顶部的第二掺杂侧墙128，避免后续对PMOS器件的沟道区进行掺杂，使得PMOS器件沟道区内具有较高的载流子迁移率。

[0111] 在去除高于所述介质层113顶部的第一掺杂侧墙117和第二掺杂侧墙128之前，还去除高于介质层113顶部的第一盖帽侧墙136和第二盖帽侧墙129。本实施例中，采用湿法刻蚀工艺刻蚀去除所述高于介质层113顶部的第一盖帽侧墙136和第二盖帽侧墙129，湿法刻蚀工艺采用的刻蚀液体为磷酸溶液，其中，磷酸质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。

[0112] 采用湿法刻蚀工艺刻蚀去除所述第一掺杂侧墙117和第二掺杂侧墙128，湿法刻蚀工艺采用的刻蚀液体为氢氟酸溶液。

[0113] 参考图14，对剩余第一掺杂侧墙117和剩余第二掺杂侧墙128进行退火处理，使第一掺杂侧墙117内的P型离子扩散至第一鳍部102内，使第二掺杂侧墙128内的N型离子扩散至第二鳍部103内。

[0114] 所述退火处理为激光退火、尖峰退火、毫秒退火或快速热退火。本实施例中，所述退火处理的退火温度为900摄氏度至1100摄氏度。

[0115] 由于第一盖帽侧墙136具有较大的致密度，所述第一盖帽侧墙136的致密度大于第一掺杂侧墙117的致密度，使得在退火处理过程中，位于第一掺杂侧墙117侧壁表面的第一盖帽侧墙136阻挡第一掺杂侧墙117内的P型离子向介质层113内扩散，促使第一掺杂侧墙117内的P型离子尽可能多的向第一鳍部102内扩散，从而第一鳍部102内形成第三阱区。所述第三阱区的掺杂浓度大于第一区域I衬底101内第一阱区的掺杂浓度，从而在NMOS器件内形成超陡逆行阱，所述超陡逆行阱能够提高形成于第一鳍部102内的源区和漏区之间的穿通电压，以此防止第一鳍部102内的源区和漏区之间发生穿通，且阻止衬底101内的掺杂离子向第一鳍部102内扩散，防止NMOS器件的阈值电压漂移，使得器件的失配(Mismatch)好，因此半导体器件均匀性变好，例如能够改善SRAM器件中上拉(PU)晶体管与上拉晶体管之间、下拉(PD)晶体管与下拉晶体管之间的电学参数失配，其中，电学参数能够为阈值电压(Vt)、饱和电流(Idast)等。

[0116] 并且，本实施例在第一鳍部102内形成第三阱区的方法为固态源掺杂(SSD，Solid Source Doping)，通过将第一掺杂侧墙117内的P型离子扩散至第一鳍部102内，避免了离子注入工艺引入的注入损伤问题，使得第一鳍部102保持良好的形貌且具有较高的晶格质量，还避免了对高于介质层113顶部的第一鳍部102进行不必要的掺杂，提高了NMOS器件沟道区载流子迁移率。

[0117] 同样的，第二盖帽侧墙129的致密度大于第二掺杂侧墙128的致密度，促使第二掺杂侧墙128内的N型离子尽可能多的向第二鳍部103内扩散，从而在第二鳍部103内形成第四阱区。所述第四阱区的掺杂浓度大于第二区域II衬底101内第二阱区的掺杂浓度，从而在PMOS器件内形成超陡逆行阱，所述超陡逆行阱能够提高形成于第二鳍部103内的源区和漏区之间的穿通电压，以此防止第二鳍部103内的源区和漏区之间发生穿通，且阻止衬底101内的掺杂离子向第二鳍部103内扩散，防止PMOS器件的阈值电压漂移，使得器件的失配(Mismatch)好，因此半导体器件均匀性变好，例如能够改善SRAM器件中上拉(PU)晶体管与上拉晶体管之间、下拉(PD)晶体管与下拉晶体管之间的电学参数失配，其中，电学参数能够为阈值电压(Vt)、饱和电流(Idast)等。

[0118] 并且，本实施例在第二鳍部103内形成第四阱区的方法为固态源掺杂，通过将第二掺杂侧墙128内的N型离子扩散至第二鳍部103内，避免了离子注入工艺引入的注入损伤问题，使得第二鳍部103保持良好的形貌且具有较高的晶格质量，还避免了对高于介质层113顶部的第二鳍部103进行不必要的掺杂，提高了PMOS器件沟道区载流子迁移率。

[0119] 同时，本实施例的退火处理过程中，第一掺杂侧墙117和第二掺杂侧墙128之间不存在交界面，从而避免了所述交界面在退火处理过程中发生的界面反应，进而避免了发生界面反应带来的不良影响，从而进一步改善鳍式场效应管的电学性能。

[0120] 后续的工艺步骤还包括：形成横跨所述第一鳍部102的第一栅极结构，所述第一栅极结构覆盖第一鳍部102部分顶部和侧壁；在所述第一栅极结构一侧的第一鳍部102内形成源区，在与所述一侧相对的另一侧的第一鳍部102内形成漏区；形成横跨所述第二鳍部103的第二栅极结构，所述第二栅极结构覆盖第二鳍部103部分顶部和侧壁；在所述第二栅极结构一侧的第二鳍部103内形成源区，在与所述一侧相对的另一侧的第二鳍部102内形成漏区。

[0121] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。