一种应用于PLL的高性能VCO电路

摘要

本发明公开了一种应用于PLL的高性能VCO电路，包括：多个首尾反相相连的延时单元，用于产生增益和延时，多个延时单元级联后产生增益不小于1、延时大于180度的信号并反馈至第一级延时单元的输入端；缓冲器，用于隔离后续电路对延时单元的影响，通过本发明，实现了一种既能满足宽频率范围又能得到较小KVCO值，且面积小的高性能VCO电路以应用于PLL。

权利要求

1.一种应用于PLL的高性能VCO电路，包括：

多个首尾反相相连的延时单元，用于产生增益和延时，多个延时单元级联后产生增益不小于1、延时大于180度的信号并反馈至第一级延时单元的输入端；

缓冲器，用于隔离后续电路对延时单元的影响；

该延时单元采用全差分结构；

该延时单元包括差分放大电路、锁存电路以及可控负载，该差分放大电路包括第一NMOS管与第二NMOS管，该锁存电路包括第二PMOS管、第三PMOS管，该可控负载包括第一PMOS管、第四PMOS管、第五PMOS管；

该第一NMOS管、第二NMOS管源极接地，栅极分别为延时单元的输入正端和输入负端，该第一NMOS管的漏极与该第二PMOS管、第四PMOS管的漏极以及第三PMOS管的栅极相连组成延时单元的输出负端，该第二NMOS管的漏极与该第三PMOS管、第五PMOS管的漏极以及该第二PMOS管的栅极相连组成延时单元的输出正端，该第二PMOS管、第三PMOS管的源极与该第一PMOS管的漏极相连，该第四PMOS管、第五PMOS管的栅极共同连接至高频控制电压VC1，该第一PMOS管的栅极连接至低频控制电压VC0，该第一PMOS管、第四PMOS管、第五PMOS管的源极连接至电源电压。

2.如权利要求1所述的一种应用于PLL的高性能VCO电路，其特征在于：延时单元的个数为奇数个。

3.如权利要求1所述的一种应用于PLL的高性能VCO电路，其特征在于：第一级延时单元的输出正端连接第二级延时单元的输入负端，该第一级延时单元的输出负端连接该第二级延时单元的输入正端，该第二级延时单元的输出正端连接第三级延时单元的输入负端，该第二级延时单元的输出负端连接该第三级延时单元的输入正端，依次类推，最后一级延时单元的输出正端连接该第一级延时单元的输入负端，最后一级延时单元的输出负端连接该第一级延时单元的输入正端VIP；最后一级延时单元的输出正负端连接至该缓冲器的输入端。

4.如权利要求1所述的一种应用于PLL的高性能VCO电路，其特征在于：该第二PMOS管与第三PMOS管匹配，第一NMOS管与第二NMOS管匹配，第四PMOS管与第五PMOS管匹配，管子尺寸根据频率范围和电压频率控制系数KVCO需要做不同调整。

5.如权利要求1所述的一种应用于PLL的高性能VCO电路，其特征在于：该延时单元的延迟时间为输出负端/输出正端拉低至第三PMOS管/第二PMOS管开启栅电压的时间和该第二PMOS管、第三PMOS管组成的锁存结构完全锁定的时间两部分组成。

6.如权利要求1所述的一种应用于PLL的高性能VCO电路，其特征在于：该VCO电路的工作模式包括高频率段和低频率段两种模式，分别通过设置不同的VC1和VC0电压组合来切换。

7.如权利要求5所述的一种应用于PLL的高性能VCO电路，其特征在于：在低频率段工作模式下，高频控制电压VC1固定，调节低频控制电压VC0；在高频率段工作模式下，低频控制电压VC0固定，调节高频控制电压VC1。

说明书

一种应用于PLL的高性能VCO电路

技术领域

[0001] 本发明涉及一种VCO电路，特别是涉及一种应用于PLL(Phase Locked Loop，锁相环)的高性能VCO电路。

背景技术

[0002] 模拟电路中广泛地使用锁相环电路，VCO(Voltage Controlled Oscillator，压控振荡器)应用于锁相环的设计中主要产生内部的频率用于和外部参考频率作比较，VCO频率范围和噪声特性大大影响了锁相环整体的性能，因此，在锁相环电路设计中，压控振荡器尤为重要。

[0003] 常见的压控振荡器采用环型振荡器结构，因其可以采用CMOS工艺实现，不需要电感元件，可以节省大量的芯片面积，从而实现低代价的振荡器。环型振荡器在时钟类型的应用以及低频或者中频通信系统中得到广泛应用。

[0004] 要形成一个环形振荡器，环路必须提供180度的直流相移(负反馈)和180度的交流相移，180度的交流相移所对应的频率即为振荡频率。常见的差分振荡器单元电路如图1，只要满足巴克豪森准则，电路中包含多个级电路(可以理解为由多个延迟单元相连,一个单元为一级)也就是多个极点，振荡就会发生。因此对于差分放大器结构，将所有延迟单元结成反相形式，不小于3的奇数个单元就可以产生振荡。

[0005] 如图1所示，M3为电流偏置管，决定了单元的总电流，M1，M2为差分输入对管。二极管接法的M4和由Vctrl控制的M5并联，用于扩大负载电阻的线性范围，二极管接法的M6和由Vctrl控制的M7具有相同功效。当外部控制电压Vctrl增大，则由M4、M5以及M6、M7组成的线性负载变大，延时增大，则振荡频率降低，反之，Vctrl减小，则VCO振荡频率增大，从而实现外部电压Vctrl对输出振荡频率的控制。但此结构的VCO输出的频率范围较小，而且电压频率控制系数KVCO较大。

[0006] 现有技术中，若需要覆盖设计一个500MHz-1500MGz，且KVCO低的VCO需要进行分段设计，分别设计一个高频VCO和一个低频VCO，再用使能控制端选择的功能来切换选择所需VCO，以达到降低全频率范围内整体KVCO值的目的，然而该方法浪费面积，且需额外模块控制信号端，切换较麻烦。

发明内容

[0007] 为克服上述现有技术存在的不足，本发明之目的在于提供一种应用于PLL的高性能VCO电路，以提供一种既能满足宽频率范围又能得到较小KVCO值，且面积小的高性能VCO以应用于PLL。

[0008] 为达上述及其它目的，本发明提出一种应用于PLL的高性能VCO电路，包括：

[0009] 多个首尾反相相连的延时单元，用于产生增益和延时，多个延时单元级联后产生增益不小于1、延时大于180度的信号并反馈至第一级延时单元的输入端；

[0010] 缓冲器，用于隔离后续电路对延时单元的影响。

[0011] 进一步地，延时单元的个数为奇数个。

[0012] 进一步地，第一级延时单元的输出正端连接第二级延时单元的输入负端，该第一级延时单元的输出负端连接该第二级延时单元的输入正端，该第二级延时单元的输出正端连接该第三级延时单元的输入负端，该第二级延时单元的输出负端连接该第三级延时单元的输入正端，依次类推，最后一级延时单元的输出正端连接该第一级延时单元的输入负端，最后一级延时单元的输出负端连接该第一级延时单元的输入正端VIP；最后一级延时单元的输出正负端连接至该缓冲器的输入端。

[0013] 进一步地，该延时单元采用全差分结构。

[0014] 进一步地，该延时单元包括差分放大电路、锁存电路以及可控负载，该差分放大电路包括第一NMOS管与第二NMOS管，该锁存电路包括第二PMOS管、第三PMOS管，该可控负载包括第一PMOS管、第四PMOS管、第五PMOS管。

[0015] 进一步地，该第一NMOS管、第二NMOS管源极接地，栅极分别为延时单元的输入正端和输入负端，该第一NMOS管的漏极与该第二PMOS管、第四PMOS管的漏极以及第三PMOS管的栅极相连组成延时单元的输出负端，该第二NMOS管的漏极与该第三PMOS管、第五PMOS管的漏极以及该第二PMOS管的栅极相连组成延时单元的输出正端，该第二PMOS管、第三PMOS管的源极与该第一PMOS管的漏极相连，该第四PMOS管、第五PMOS管的栅极共同连接至高频控制电压VC1，该第一PMOS管的栅极连接至低频控制电压VC0，该第一PMOS管、第四PMOS管、第五PMOS管的源极连接至电源电压。

[0016] 进一步地，该第二PMOS管与第三PMOS管匹配，第一NMOS管与第二NMOS管匹配，第四PMOS管与第五PMOS管匹配，管子尺寸根据频率范围和电压频率控制系数KVCO需要做不同调整。

[0017] 进一步地，该延时单元的延迟时间为输出负端/输出正端拉低至第三PMOS管/第二PMOS管开启栅电压的时间和该第二PMOS管、第三PMOS管组成的锁存结构完全锁定的时间两部分组成。

[0018] 进一步地，该VCO电路的工作模式包括高频率段和低频率段两种模式，分别通过设置不同的VC1和VC0电压组合来切换。

[0019] 进一步地，在低频率段工作模式下，高频控制电压VC1固定，调节低频控制电压VC0；在高频率段工作模式下，低频控制电压VC0固定，调节高频控制电压VC1。

[0020] 与现有技术相比，本发明一种应用于PLL的高性能VCO电路通过采用多个首尾反相相连的延时单元，并利用低频控制电压VC0和高频控制电压VC1控制差分延时单元的模式，实现了一种既能满足宽频率范围又能得到较小KVCO值，且面积小的高性能VCO以应用于PLL。

附图说明

[0021] 图1为传统的VCO延时单元电路示意图；

[0022] 图2为本发明一种应用于PLL的高性能VCO电路的结构示意图；

[0023] 图3为本发明具体实施例中延时单元的电路结构；

[0024] 图4为本发明具体实施例中VCO延时单元的高频应用等效电路结构；

[0025] 图5为本发明具体实施例中VCO延时单元的低频应用等效电路结构；

[0026] 图6为本发明具体实施例之VCO电路的结构示意图；

[0027] 图7为本发明仿真中不同VC0，VC1的频率曲线图；

[0028] 图8为本发明仿真中不同VC0，VC1的KVCO曲线图。

具体实施方式

[0029] 以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

[0030] 图2为本发明一种应用于PLL的高性能VCO电路的结构示意图。如图2所示，本发明一种应用于PLL的高性能VCO电路包括多个首尾反相相连的延时单元10以及缓冲器20。

[0031] 其中延时单元10由差分放大电路101、锁存电路102以及可控负载103组成，NMOS管NM1、NM2组成差分放大电路101，PMOS管PM2、PM3组成锁存电路102，PMOS管PM1、PM4、PM5组成可控负载103，用于产生增益和延时，多个延时单元(一般为奇数个，本发明具体实施例中采用3个)级联后产生增益不小于1、延时大于180度的信号并反馈至第一级延时单元的输入端；缓冲器20为一般电路，根据电路需要为单端或差分结构，用于隔离后续电路对延时单元的影响。

[0032] 第一级延时单元1的输出正端OUTP连接第二级延时单元2的输入负端VIN，第一级延时单元1的输出负端OUTN连接第二级延时单元2的输入正端VIP，第二级延时单元2的输出正端OUTP连接第三级延时单元3的输入负端VIN，第二级延时单元2的输出负端OUTN连接第三级延时单元3的输入正端VIP，依次类推，最后一级延时单元2k+1的输出正端OUTP连接第一级延时单元1的输入负端VIN，最后一级延时单元2k+1的输出负端OUTN连接第一级延时单元1的输入正端VIP；最后一级延时单元2k+1的输出正负端OUTN/P连接至缓冲器20的输入端，缓冲器20的输出VoP/N连接至其他电路。

[0033] 在每个延时单元内部，NMOS管NM1、NM2源极接地，NMOS管NM1、NM2栅极分别为延时单元的输入正端VIP和输入负端VIN，NMOS管NM1的漏极与PMOS管PM2、PM4的漏极以及PMOS管PM3的栅极相连组成延时单元的输出负端OUTN，NMOS管NM2的漏极与PMOS管PM3、PM5的漏极以及PMOS管PM2的栅极相连组成延时单元的输出正端OUTP，PMOS管PM2、PM3的源极与PMOS管PM1的漏极相连，PMOS管PM4、PM5的栅极共同连接至高频控制电压VC1，PMOS管PM1的栅极连接至低频控制电压VC0，PMOS管PM1、PM4、PM5的源极连接至电源VDD。

[0034] 图3为本发明具体实施例中延时单元的电路结构，在本发明具体实施例中，采用了全差分结构，其中NM1、NM2为差分输入对管，PM2、PM3为锁存结构，加快翻转速度和稳定性。在此PM1作为由低频控制电压VC0控制的电阻，而PM4、PM5一起受到外部高频控制电压VC1的控制，外部输入高频控制电压VC1和低频控制电压VC0通过控制PMOS管PM4、PM5和PM1的电阻来控制整个延时单元的电流和负载大小，最终控制VCO输出的振荡频率。

[0035] 本发明VCO的工作模式可分为2个部分，高频率段和低频率段,分别通过设置不同的VC1和VC0电压组合来切换。此VCO延时单元的延迟时间可认为是OUTN(或OUTP)拉低至PM3(或PM2)开启栅电压的时间和PM2，PM3组成的锁存结构完全锁定的时间两部分组成。图4为本发明具体实施例中VCO延时单元的高频应用等效电路结构图，图5为本发明具体实施例中VCO延时单元的低频应用等效电路结构图。

[0036] 当VIP输入从低到高翻转时(VIN信号与之相反)，NM1从截至状态开启，OUTN节点电压也从高往下拉低，即PM3的栅端电压被拉低，此时PM3也逐渐开启。PM3从截至到导通，将使得OUTP点电压往上拉，而此时PM2栅端电压变高，进入截至状态。若外部电压不发生改变，则此时的状态保持稳定，而此时的VIN信号从高到低也产生了相同的效果，加快了翻转的速度。

[0037] VIP从低变高，NM1导通，将OUTN往低电平拉，而此时VC1控制的PM4管欲将OUTN电位拉至高电平，因此增大了延时单元的延时，并受控于外部输入电压VC1。而另一部分时间，从开启后到正反馈至完全锁定的时间则主要取决于对锁存对的充放电速度，即PM1管的电流大小，是受控于VC0电压的。

[0038] 因此VC0电压较高时，PM1电流减小，极限为PM1断开，锁存对失去正反馈的功能，故电路可近似于一个差分的共源放大器，延时单元的延时主要取决于VC1电压。随着VC1电压增大，负载变大，输出电压的建立时间变长，振荡频率降低。

[0039] 反之，当VC1电压很高时，可认为PM4、PM5电流很小，极限为断开，整个VCO延时单元的振荡频率很低，可作为低频段的应用。此时，电路可近似为一个锁存器如图5，故对延迟时间的线性控制主要来自于VC0。VC0控制PM1栅端电压，可将PM1其等效为压控电阻，从而直接限制PM2、PM3组成锁存结构的电流，影响其翻转速度。VC0电压值低，当PM4-5栅端电压高，则流过PM1的电流越大，对PM2和PM3充放电的时间越短，故振荡频率越高，实现低频段的电压控制调频。

[0040] 因此，中间频段应用时，是在两种模式之间切换，从而VC1和VC0共同影响延时单元的延迟时间。

[0041] 在此需说明的是，在本发明具体实施例中，采用了三级相同的差分延时单元首尾相连组成，如图6所示，但具体应用时也可根据频率要求更换奇偶级数。

[0042] 本发明利用一个VCO实现了分段式双VCO的控制功能，节约了至少一半的面积，而且相比全频段VCO也大大降低了KVCO值，从而减小了PLL应用时引入的jitter(抖动)。

[0043] 为了验证整体的电路最终输出是否满设计要求，本发明对整体电路进行TRAN(瞬态)前仿真。观察电路在不同工艺角，电源电压，温度下，KVCO值随着控制电压VC变化的改变情况，同时观察不同条件下的功耗大小，来评估所设计的VCO性能表现。

[0044] TRAN仿真时，固定一个VC0电压值，将VC1电压从0.3V-1.8V，每隔0.1V仿真一次，记录其输出频率，并由此计算出对应VC1时的KVCO值。同时，VC0电压也以0.2V的间隔增大，重复上述仿真。由于CORNER和温度的偏差，要获得相同范围的输出频率会使用不同的VC电压值。设计中需要保证保留一些余量，考虑后仿寄生电容电阻等的影响。

[0045] 分别对VC0和VC1的控制模式进行仿真，得到结果如图6及图7所示，由图7和图8可见，应用在高频率段时，则可根据所需的频率范围固定VC0电压(如1.8V)，再调节VC1电压，其频率输出也是和VC1呈线性关系。在此频率范围约为1000-3000MHz，且KVCO值在此范围内也很稳定，从而产生较小的jitter。

[0046] 反之，若想输出为低频率段，可以将VC1电压固定(如1.8V)，调节VC0电压，能实现VCO输出频率的线性调谐。在此范围约为200-1000MHz，线性度比较好。其频率范围也可根据需要来调节管子尺寸。

[0047] 故在实际应用中，可根据需要输出的频率范围来选择不同的VC0和VC1电压值来调谐。

[0048] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。