CMOS逻辑单元、逻辑电路、栅极驱动电路和显示装置

摘要

本发明提供一种CMOS(互补金属氧化物半导体)逻辑单元、逻辑电路、栅极驱动电路和显示装置。所述CMOS逻辑单元，包括CMOS驱动单元，还包括：输出电压补偿单元，分别与所述CMOS驱动单元的输出端和高电平端连接，用于当所述CMOS驱动单元的输出端输出的电压大于预定电压时控制所述CMOS驱动单元的输出端与所述高电平端连接。本发明可以避免现有的CMOS驱动单元存在的由于静态漏电流的存在导致输出电平下降现象，能保证CMOS驱动单元对下级电路的驱动能力。

权利要求

1.一种CMOS逻辑电路，其特征在于，包括N个级联的CMOS驱动单元；N为大于1的整数；

除了第一级CMOS驱动单元之外，每一级CMOS驱动单元的输入端与相邻上一级CMOS驱动单元的输出端连接；

第一级CMOS驱动单元的输入端为所述CMOS逻辑电路的输入端；

所述CMOS逻辑电路还包括：输出电压补偿单元电路，分别与高电平端和每一级所述CMOS驱动单元的输出端连接，用于当所述CMOS驱动单元通过其输出端输出的电压大于预定电压时控制该输出端与所述高电平端连接；

所述输出电压补偿单元电路包括：

第一反相模块，输入端与第(2m-1)级CMOS驱动单元的输出端连接；

第二反相模块，输入端与第2m级CMOS驱动单元的输出端连接；以及，N个补偿PMOS管；

每一补偿PMOS管分别与一级所述CMOS驱动单元对应；

所述第一反相模块的输出端和与奇数级CMOS驱动单元对应的所有补偿PMOS管的栅极都连接；

所述第二反相模块的输出端和与偶数级CMOS驱动单元对应的所有补偿PMOS管的栅极都连接；

每一补偿PMOS管的第一极都与所述高电平端连接；

与一级CMOS驱动单元对应的补偿PMOS管的第二极与该级CMOS驱动单元的输出端连接；

m为任一正整数，2m小于或等于N。

2.如权利要求1所述的CMOS逻辑电路，其特征在于，所述输出电压补偿单元电路还包括N个补偿电容；

每一补偿电容分别与一级所述CMOS驱动单元对应；

与一级CMOS驱动单元对应的补偿电容的第一端与该级CMOS驱动单元的输出端连接，所述N个补偿电容的第二端都接地。

3.如权利要求1或2中任一权利要求所述的CMOS逻辑电路，其特征在于，每一级CMOS驱动单元分别包括：第一PMOS管，栅极与该级CMOS驱动单元的输入端连接，第一极与所述高电平端连接，第二极与该级CMOS驱动单元的输出端连接；以及，第一NMOS管，栅极与该级CMOS驱动单元的输入端连接，第一极与低电平端连接，第二极与该级CMOS驱动单元的输出端连接。

4.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括如权利要求1至3中任一权利要求所述的CMOS逻辑电路。

5.一种显示装置，其特征在于，包括如权利要求4所述的栅极驱动电路。

说明书

CMOS逻辑单元、逻辑电路、栅极驱动电路和显示装置

技术领域

[0001] 本发明涉及CMOS电路技术领域，尤其涉及一种CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)逻辑电单元、逻辑电路、栅极驱动电路和显示装置。

背景技术

[0002] 现有的CMOS驱动单元包括第一PMOS管和第一NMOS管，当CMOS驱动单元的输入端接入低电平时，CMOS驱动单元的输出端输出高电平，此时该第一PMOS管存在寄生二极管，该第一NMOS管存在寄生二极管。现有的CMOS驱动单元在其输入端接入低电平时由于该第一NMOS管的漏电流、以及该PMOS寄生二极管的漏电流和该NMOS寄生二极管的漏电流会导致所述CMOS驱动单元由于静态漏电流的存在导致输出电平下降，不能保证所述CMOS驱动单元对下级电路的驱动能力。

发明内容

[0003] 本发明的主要目的在于提供一种CMOS逻辑单元、逻辑电路、栅极驱动电路和显示装置，解决现有的CMOS逻辑单元由于静态漏电流的存在导致输出电平下降，不能保证所述CMOS驱动单元对下级电路的驱动能力的问题。

[0004] 为了达到上述目的，本发明提供了一种CMOS逻辑单元，包括CMOS驱动单元，还包括：

[0005] 输出电压补偿单元，分别与所述CMOS驱动单元的输出端和高电平端连接，用于当所述CMOS驱动单元的输出端输出的电压大于预定电压时控制所述CMOS驱动单元的输出端与所述高电平端连接。

[0006] 实施时，所述输出电压补偿单元包括：

[0007] 反相模块，输入端与所述CMOS驱动单元的输出端连接；以及，

[0008] 补偿PMOS管，栅极与所述反相模块的输出端连接，第一极与所述高电平端连接，第二极与所述CMOS驱动单元的输出端连接。

[0009] 实施时，所述输出电压补偿单元还包括：

[0010] 补偿电容，第一端与所述CMOS驱动单元的输出端连接，第二端接地。

[0011] 实施时，所述CMOS驱动单元包括：

[0012] 第一PMOS管，栅极与所述CMOS驱动单元的输入端连接，第一极与所述高电平端连接，第二极与所述CMOS驱动单元的输出端连接；以及，

[0013] 第一NMOS管，栅极与所述CMOS驱动单元的输入端连接，第一极与低电平端连接，第二极与所述CMOS驱动单元的输出端连接。

[0014] 本发明还提供了一种CMOS逻辑电路，包括N个级联的CMOS驱动单元；N为大于1的整数；

[0015] 除了第一级CMOS驱动单元之外，每一级CMOS驱动单元的输入端与相邻上一级CMOS驱动单元的输出端连接；

[0016] 第一级CMOS驱动单元的输入端为所述CMOS逻辑电路的输入端；

[0017] 所述CMOS逻辑电路还包括：输出电压补偿单元电路，分别与高电平端和每一级所述CMOS驱动单元的输出端连接，用于当所述CMOS驱动单元通过其输出端输出的电压大于预定电压时控制该输出端与所述高电平端连接。

[0018] 实施时，所述输出电压补偿单元电路包括：

[0019] 第一反相模块，输入端与第(2m-1)级CMOS驱动单元的输出端连接；

[0020] 第二反相模块，输入端与第2m级CMOS驱动单元的输出端连接；以及，[0021] N个补偿PMOS管；

[0022] 每一补偿PMOS管分别与一级所述CMOS驱动单元对应；

[0023] 所述第一反相模块的输出端和与奇数级CMOS驱动单元对应的所有补偿PMOS管的栅极都连接；

[0024] 所述第二反相模块的输出端和与偶数级CMOS驱动单元对应的所有补偿PMOS管的栅极都连接；

[0025] 每一补偿PMOS管的第一极都与所述高电平端连接；

[0026] 与一级CMOS驱动单元对应的补偿PMOS管的第二极与该级CMOS驱动单元的输出端连接；

[0027] m为任一正整数，2m小于或等于N。

[0028] 实施时，所述输出电压补偿单元电路还包括N个补偿电容；

[0029] 每一补偿电容分别与一级所述CMOS驱动单元对应；

[0030] 与一级CMOS驱动单元对应的补偿电容的第一端与该级CMOS驱动单元的输出端连接，所述N个补偿电容的第二端都接地。

[0031] 实施时，每一级CMOS驱动单元分别包括：

[0032] 第一PMOS管，栅极与该级CMOS驱动单元的输入端连接，第一极与所述高电平端连接，第二极与该级CMOS驱动单元的输出端连接；以及，

[0033] 第一NMOS管，栅极与该级CMOS驱动单元的输入端连接，第一极与低电平端连接，第二极与该级CMOS驱动单元的输出端连接。

[0034] 本发明还提供了一种栅极驱动电路，所述栅极驱动电路包括上述的CMOS逻辑单元，或者，所述栅极驱动电路包括上述的CMOS逻辑电路。

[0035] 本发明还提供了一种显示装置，包括上的栅极驱动电路。

[0036] 与现有技术相比，本发明所述的CMOS逻辑单元、逻辑电路、栅极驱动电路和显示装置通过采用输出电压补偿单元在所述CMOS驱动单元的输出端输出的电压大于预定电压时控制CMOS驱动单元的输出端与高电平端连接，以避免现有的CMOS驱动单元存在的由于静态漏电流的存在导致输出电平下降现象，能保证CMOS驱动单元输出高电平，保持了对下级电路的驱动能力。

附图说明

[0037] 图1是本发明实施例所述的CMOS逻辑单元的结构图；

[0038] 图2是本发明另一实施例所述的CMOS逻辑单元的电路图；

[0039] 图3是本发明所述的CMOS逻辑单元的一具体实施例的电路图；

[0040] 图4是本发明所述的CMOS逻辑电路的一具体实施例的电路图。

具体实施方式

[0041] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0042] 如图1所示，本发明实施例所述的CMOS(Complementary  Metal Oxide Semiconductor，互补金属氧化物半导体)逻辑单元，包括CMOS驱动单元10，还包括：

[0043] 输出电压补偿单元11，分别与所述CMOS驱动单元10的输出端OUT和输出高电平VGH的高电平端连接，用于当所述CMOS驱动单元10的输出端OUT输出的电压大于预定电压时控制所述CMOS驱动单元10的输出端OUT与所述输出高电平VGH的高电平端连接。

[0044] 在实际操作时，所述预定电压为高电平，所述预定电压的具体电压值可以根据实际情况选定，在此不作限定。

[0045] 本发明实施例所述的COMS逻辑电路通过采用输出电压补偿单元11在所述CMOS驱动单元10的输出端OUT输出的电压大于预定电压时控制CMOS驱动单元10的输出端OUT与高电平端连接，以避免现有的CMOS驱动单元存在的由于静态漏电流的存在导致输出电平下降现象，能保证CMOS驱动单元输出高电平，保持了对下级电路的驱动能力。

[0046] 具体的，如图2所示，所述输出电压补偿单元11可以包括：

[0047] 反相模块111，输入端与所述CMOS驱动单元10的输出端OUT连接；以及，[0048] 补偿PMOS管MCp，栅极与所述反相模块111的输出端连接，第一极与所述输出高电平VGH的高电平端连接，第二极与所述CMOS驱动单元10的输出端OUT连接。

[0049] 本发明如图2所示的CMOS逻辑单元的实施例在工作时，在CMOS驱动单元输出高电平时，通过该反相模块111控制补偿PMOS管MCp导通，将增加的补偿PMOS管MCp作为泄露电流的补偿晶体管，利用补偿PMOS管的强1(高电平)特性以及反相模块111的逻辑翻转，补偿当CMOS驱动单元10输出高电平时存在的静态漏电流，补偿现有的漏电路径造成的电荷损失。

[0050] 在如图2所示的实施例中，补偿PMOS管MCp作为高电平VGH与Vout之间的补偿晶体管，以保证Vout与VGH保持一致而保证Vout稳定；Vout为所述CMOS驱动单元10的输出端OUT输出的电压。相反，当Vout处于低电平时，CMOS驱动单元10的输出端OUT输出高电平，从而所述补偿PMOS管MCp关闭，防止所述CMOS驱动单元10的输出端OUT被拉高。

[0051] 优选的，所述输出电压补偿单元还可以包括：

[0052] 补偿电容，第一端与所述CMOS驱动单元的输出端连接，第二端接地。

[0053] 在优选情况下，所述输出电压补偿单元还包括补偿电容，用于对CMOS驱动单元输出的电压进行稳压。

[0054] 在实际操作时，所述CMOS驱动单元可以包括：

[0055] 第一PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)管，栅极与所述CMOS驱动单元的输入端连接，第一极与所述高电平端连接，第二极与所述CMOS驱动单元的输出端连接；以及，

[0056] 第一NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)管，栅极与所述CMOS驱动单元的输入端连接，第一极与低电平端连接，第二极与所述CMOS驱动单元的输出端连接。

[0057] 下面结合图3来具体说明本发明所述的CMOS逻辑单元的一具体实施例。

[0058] 如图3所示，本发明所述的CMOS逻辑单元的一具体实施例包括CMOS驱动单元和输出电压补偿单元，其中，

[0059] 所述CMOS驱动单元包括：

[0060] 第一PMOS管Mfp，栅极与所述CMOS驱动单元的输入端In连接，漏极与输出高电平VGH的高电平端连接，源极与所述CMOS驱动单元的输出端OUT连接；以及，[0061] 第一NMOS管Mfn，栅极与所述CMOS驱动单元的输入端In连接，漏极与输出低电平VGL的低电平端连接，源极与所述CMOS驱动单元的输出端OUT连接；

[0062] 所述输出电压补偿单元包括反相模块、补偿PMOS管MCp和补偿电容Cmp；

[0063] 所述补偿电容Cmp的第一端与所述CMOS驱动单元的输出端OUT连接，所述补偿电容Cmp的第二端与地端GND连接；

[0064] 所述反相模块包括反相器F1；

[0065] 所述反相器F1的输入端与所述CMOS驱动单元的输出端OUT连接；

[0066] 所述补偿PMOS管MCp的栅极与所述反相器F1的输出端连接，漏极与所述输出高电平VGH的高电平端连接，源极与所述CMOS驱动单元的输出端OUT连接。

[0067] 在图3中，Dp为当OUT输出高电平时Mfp的寄生PMOS二极管，Dn为OUT输出高电平时Mfn的寄生NMOS二极管；In可以接入IC(Integrated Circuit，集成电路)输出的电压信号或者时钟信号。

[0068] 当OUT输出高电平时由于存在静态漏电流(如图3所示，所述静态漏电流包括流经Mfp的导通电流Id、流经Mfn的第一漏电流Il1、流经Dp的第二漏电流Il2和流经Dn的第三漏电流Il3(Il3为Dn的反相饱和电流)，虽然导通电流Id可以给OUT提供电流，但Il1、Il2和Il3均在OUT处向外抽取电流，因此会导致OUT输出的电压Vout无法保持为VGH，Vout的电压值的降低会导致对后端的门电路驱动能力不足，因此本发明如图3所示的CMOS逻辑单元的具体实施例在OUT后端增加反相器F1，并在输出VGH的高电平端和反相器F1之间增加MCp作为泄露电流的补偿晶体管，利用反相器F1的逻辑翻转和MCp的强1特性，通过反相器F1的逻辑功能来控制MCp导通来补偿下方漏电路径造成的电荷损失。

[0069] 本发明实施例所述的CMOS逻辑电路包括N个级联的CMOS驱动单元；N为大于1的整数；

[0070] 除了第一级CMOS驱动单元之外，每一级CMOS驱动单元的输入端与相邻上一级CMOS驱动单元的输出端连接；

[0071] 第一级CMOS驱动单元的输入端为所述CMOS逻辑电路的输入端；

[0072] 所述CMOS逻辑电路还包括：输出电压补偿单元电路，分别与高电平端和每一级所述CMOS驱动单元的输出端连接，用于当所述CMOS驱动单元通过其输出端输出的电压大于预定电压时控制该输出端与所述高电平端连接。

[0073] 本发明实施例所述CMOS逻辑电路包括多个级联的CMOS驱动单元，并也包括了输出电压补偿单元电路，该输出电压补偿单元电路能够在每一级CMOS驱动单元输出高电平时控制该CMOS驱动单元的输出端与高电平端连接，以避免现有的CMOS逻辑电路中的CMOS驱动单元存在的由于静态漏电流的存在导致输出电平下降现象，能保证CMOS驱动单元输出高电平，保持了对下级电路的驱动能力。

[0074] 具体的，所述输出电压补偿单元电路可以包括：

[0075] 第一反相模块，输入端与第2(m-1)级CMOS驱动单元的输出端连接；

[0076] 第二反相模块，输入端与第2m级CMOS驱动单元的输出端连接；以及，[0077] N个补偿PMOS管；

[0078] 每一补偿PMOS管分别与一级所述CMOS驱动单元对应；

[0079] 所述第一反相模块的输出端和与奇数级CMOS驱动单元对应的所有补偿PMOS管的栅极都连接；

[0080] 所述第二反相模块的输出端和与偶数级CMOS驱动单元对应的所有补偿PMOS管的栅极都连接；

[0081] 每一补偿PMOS管的第一极都与所述高电平端连接；

[0082] 与一级CMOS驱动单元对应的补偿PMOS管的第二极与该级CMOS驱动单元的输出端连接；

[0083] m为任一正整数，2m小于或等于N。

[0084] 优选的，所述输出电压补偿单元电路还包括：

[0085] N个补偿电容；

[0086] 每一补偿电容分别与一级所述CMOS驱动单元对应；

[0087] 与一级CMOS驱动单元对应的补偿电容的第一端与该级CMOS驱动单元的输出端连接，所述N个补偿电容的第二端都接地。

[0088] 在优选情况下，所述输出电压补偿单元还包括N个补偿电容，用于对各级CMOS驱动单元输出的电压进行稳压。

[0089] 具体的，每一级CMOS驱动单元可以分别包括：

[0090] 第一PMOS管，栅极与该级CMOS驱动单元的输入端连接，第一极与所述高电平端连接，第二极与该级CMOS驱动单元的输出端连接；以及，

[0091] 第一NMOS管，栅极与该级CMOS驱动单元的输入端连接，第一极与低电平端连接，第二极与该级CMOS驱动单元的输出端连接。

[0092] 在具体实施时，所述第一反相模块可以为第一反相器，所述第二反相模块可以为第二反相器。

[0093] 在实际操作时，每级CMOS驱动单元都需要对应制作一个PMOS管作为输出高电平VGH的高电平线与该级CMOS驱动单元之间的补偿晶体管，以保证该级CMOS驱动单元的输出电压与VGH保持一致从而保证输出电压稳定。

[0094] 当多级CMOS驱动单元串联一起时，可以添加第一反相器和第二反相器，所述第一反相器的输出端和与奇数级CMOS驱动单元对应的补偿PMOS管的栅极连接，所述第二反相器的输出端和与偶数级CMOS驱动单元对应的补偿PMOS管的栅极连接，所述第一反相器的输入端可以与任一奇数级CMOS驱动单元的输出端连接，所述第二反相器的输入端可以与任一偶数级CMOS驱动单元的输出端连接。

[0095] 在具体实施时，可以通过工艺水平调节沟道宽长比将第一反相器的阈值电压做的稍低些，则能保证只要与该第一反相器的输入端连接的该级奇数级CMOS驱动单元的输出端输出的电压为高电平(正极性)时，并该电压大于所述第一反相器的阈值电压时，能够使该第一反相器打开与奇数级CMOS驱动单元对应的补偿PMOS管即可。

[0096] 在具体实施时，可以通过工艺水平调节沟道宽长比将第二反相器的阈值电压做的稍低些，则能保证只要与该第二反相器的输入端连接的该级偶数级CMOS驱动单元的输出端输出的电压为高电平(正极性)时，并该电压大于所述第二反相器的阈值电压时，能够使该第二反相器打开与偶数级CMOS驱动单元对应的补偿PMOS管即可。

[0097] 本领域技术人员知道的是，在CMOS逻辑电路中，第一反相器和第二反相器的阈值电压，小于驱动下一级电路的驱动电压。

[0098] 由于第一反相器的输出端加载的补偿PMOS晶体管和第二反相器的输出端加载的补偿PMOS晶体管较多，则所述第一反相器的输出端负载和所述第二反相器的输出端负载较大，所以应该通过工艺手段提高第一反相器的扇出能力(带负载能力)和第二反相器的扇出能力以保证能将每个补偿PMOS管正常打开。

[0099] 在具体实施时，当所述CMOS逻辑电路包括的CMOS驱动单元的级数为偶数时，将第一反相器的输入端与倒数第二级CMOS驱动单元的输出端连接，将第二反相器的输入端与倒数第一级CMOS驱动单元的输出端连接；当所述CMOS逻辑电路包括的CMOS驱动单元的级数为奇数时，将第一反相器的输入端与倒数第一级CMOS驱动单元的输出端连接，将第二反相器的输入端与倒数第二级CMOS驱动单元的输出端连接；是为考虑当后面的CMOS驱动单元输出为高时则保证了前面的COMS驱动单元也均已经达到高电平，保证了各级CMOS驱动单元输出的电平的高低一致性。

[0100] 下面结合图4来具体说明本发明所述的CMOS逻辑电路的一具体实施例。

[0101] 如图4所示，本发明所述的CMOS逻辑电路的一具体实施例包括四级CMOS驱动单元和输出电压补偿单元电路，其中，

[0102] 所述输出电压补偿单元电路包括：

[0103] 第一反相器F1，输入端与第三级CMOS驱动单元的输出端OUT3连接；

[0104] 第二反相器F2，输入端与第四级CMOS驱动单元的输出端OUT4连接；

[0105] 与第一级CMOS驱动单元对应的第一补偿PMOS管MCp1；

[0106] 与第二级CMOS驱动单元对应的第二补偿PMOS管MCp2；

[0107] 与第三级CMOS驱动单元对应的第三补偿PMOS管MCp3；

[0108] 与第四级CMOS驱动单元对应的第四补偿PMOS管MCp4；

[0109] 第一补偿电容Cmp1，第一端与第一级CMOS驱动单元的输出端OUT1连接，第二端与地端GND连接；

[0110] 第二补偿电容Cmp2，第一端与第二级CMOS驱动单元的输出端OUT2连接，第二端与地端GND连接；

[0111] 第三补偿电容Cmp3，第一端与第三级CMOS驱动单元的输出端OUT3连接，第二端与地端GND连接；以及，

[0112] 第四补偿电容Cmp4，第一端与第四级CMOS驱动单元的输出端OUT4连接，第二端与地端GND连接；

[0113] 所述第一反相器F1的输出端和与第一补偿PMOS管MCp1的栅极和第三补偿PMOS管MCp3的栅极连接；

[0114] 所述第二反相器F2的输出端和与第二补偿PMOS管MCp2的栅极和第四补偿PMOS管MCp4的栅极连接；

[0115] 所述第一补偿PMOS管MCp1的漏极、所述第二补偿PMOS管MCp2的漏极、所述第三补偿PMOS管MCp3的漏极和所述第四补偿PMOS管MCp4的漏极都与输出高电平VGH的高电平端连接；

[0116] 所述第一补偿PMOS管MCp1的源极与第一级CMOS驱动单元的输出端OUT1连接；

[0117] 所述第二补偿PMOS管MCp1的源极与第二级CMOS驱动单元的输出端OUT2连接；

[0118] 所述第三补偿PMOS管MCp3的源极与第三级CMOS驱动单元的输出端OUT3连接；

[0119] 所述第四补偿PMOS管MCp4的源极与第四级CMOS驱动单元的输出端OUT4连接；

[0120] 所述第一级CMOS驱动单元包括：

[0121] 第一PMOS管Mfp1，栅极与所述第一级CMOS驱动单元的输入端IN1连接，漏极与所述输出高电平VGH的高电平端连接，源极与所述第一级CMOS驱动单元的输出端OUT1连接；以及，

[0122] 第一NMOS管Mfn1，栅极与所述第一级CMOS驱动单元的输入端IN1连接，漏极与输出低电平VGL的低电平端连接，源极与所述第一级CMOS驱动单元的输出端OUT1连接；

[0123] 所述第二级CMOS驱动单元包括：

[0124] 第二PMOS管Mfp2，栅极与所述第二级CMOS驱动单元的输入端IN2连接，漏极与所述输出高电平VGH的高电平端连接，源极与所述第二级CMOS驱动单元的输出端OUT2连接；以及，

[0125] 第二NMOS管Mfn2，栅极与所述第二级CMOS驱动单元的输入端IN2连接，漏极与输出低电平VGL的低电平端连接，源极与所述第二级CMOS驱动单元的输出端OUT2连接；

[0126] 所述第三级CMOS驱动单元包括：

[0127] 第三PMOS管Mfp3，栅极与所述第三级CMOS驱动单元的输入端IN3连接，漏极与所述输出高电平VGH的高电平端连接，源极与所述第三级CMOS驱动单元的输出端OUT3连接；以及，

[0128] 第三NMOS管Mfn3，栅极与所述第三级CMOS驱动单元的输入端IN3连接，漏极与输出低电平VGL的低电平端连接，源极与所述第三级CMOS驱动单元的输出端OUT3连接；

[0129] 所述第四级CMOS驱动单元包括：

[0130] 第四PMOS管Mfp4，栅极与所述第四级CMOS驱动单元的输入端IN4连接，漏极与所述输出高电平VGH的高电平端连接，源极与所述第四级CMOS驱动单元的输出端OUT4连接；以及，

[0131] 第四NMOS管Mfn4，栅极与所述第四级CMOS驱动单元的输入端IN4连接，漏极与输出低电平VGL的低电平端连接，源极与所述第四级CMOS驱动单元的输出端OUT4连接；

[0132] 本发明如图4所示的CMOS逻辑电路在工作时，

[0133] 当IN1接入低电平时，OUT1和OUT3输出高电平，从而F1输出低电平，使得MCp1和MCp3都导通，从而控制OUT1和OUT3都接入VGH，从而提高驱动能力；

[0134] 当IN1接入高电平时，OUT2和OUT4输出高电平，从而F2输出低电平，使得MCp2和MCp4都导通，从而控制OUT2和OUT4都接入VGH，从而提高驱动能力。

[0135] 在实际操作时，本发明所述的CMOS逻辑电路一般包括4-6级CMOS驱动单元，从第一级CMOS驱动单元到最后两级CMOS驱动单元之间延迟较小，因此所述输出电压补偿单元电路包括输入端与倒数第二级CMOS驱动单元的输出端连接的第一反相器、输入端与最后一级CMOS驱动单元的输出端连接的第二反相器以及与每一级CMOS驱动单元对应的补偿晶体管即可。

[0136] 在具体实施时，多级CMOS驱动单元也可以并联，也即各级CMOS驱动单元的输入端相互连接，使得各级CMOS驱动单元输出端输出的信号同步，然后通过输出电压补偿单元电路来保证所述各级CMOS驱动单元的驱动能力。

[0137] 本发明实施例所述的栅极驱动电路，包括上述的CMOS逻辑单元，或者，包括上述的CMOS逻辑电路。

[0138] 本发明实施例所述的显示装置包括上述的栅极驱动电路。

[0139] 以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。