本发明涉及集成电路技术领域，特别涉及一种基于时钟拉伸技术的高能效二进制加法器。包括数据输入模块、运算模块、预测模块和控制电路模块；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数；运算模块根据预测模块输出的预测信号pre选择不同的运算模式。本发明根据加法器关键路径被激活的概率较小的特点，利用时钟拉伸技术使加法器工作在高速和低速两个不同的运算模式下，其中96.875％的概率工作在高速运算模式，时钟拉伸技术能有效降低加法器的延时；此外，在两种运算模式下，都有比较大的延迟裕度，可以结合自适应电压可调技术，适当降低加法器的电压，从而降低加法器的功耗。
1.一种基于时钟拉伸技术的高能效二进制加法器，包括数据输入模块、运算模块、预测模块和控制电路模块；
数据输入模块的输入端接外部操作数信号A[0:31]和B[0:31]，其时钟端接外部时钟信号CLK，其使能信号输入端接控制电路模块的输出端，其输出端接运算模块的数据输入端，输出信号为a0[0:31]和a1[0:31]；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数，使能信号EN为高时，外部操作数进入运算模块，使能信号EN为低时，外部操作数不能进入运算模块；
运算模块的模式选择输入端接预测模块的输出端，运算模块根据预测模块输出的预测信号pre选择不同的运算模式，当预测信号pre为0时，运算模块工作在高速运算模式，预测信号pre为1时，运算模块工作在低速运算模式；运算模块的数据输出端为整个二进制加法器的数据输出端；
预测模块的输入端接数据输入模块输出的部分输出信号a0[15:19]和a1[15:19]，其输出端接控制电路模块的输入端；
所述运算模块由第一部分、第二部分和连接两部分的与门组成；
第一部分包括五个四位旁路加法器，所述五个四位旁路加法器的数据输入端分别连接数据输入模块的输出信号a0[3:0]和a1[3:0]、a0[7:4]和a1[7:4]、a0[11:8]和a1[11:8]、a0[15:12]和a1[15:12]以及a0[19:16]和a1[19:16]，所述五个四位旁路加法器的数据输出端的输出信号分别为sum[3:0]、sum[7:4]、sum[11:8]、sum[15:12]和sum[19:16]，前一个四位旁路加法器的进位输出端连接后一个四位旁路加法器的进位输入端，第一个四位旁路加法器的进位输入端输入信号0，最后一个四位旁路加法器的进位输出端不连接；
第二部分包括一个五位旁路加法器和三个四位旁路加法器，所述五位旁路加法器的数据输入端连接数据输入模块的输出信号a0[19:15]和a1[19:15]，所述三个四位旁路加法器的数据输入端分别连接数据输入模块的输出信号a0[23:20]和a1[23:20]、a0[27:24]和a1[27:24]以及a0[31:28]和a1[31:28]，所述三个四位旁路加法器的数据输出端的输出信号分别为sum[23:20]、sum[27:24]和sum[31:28]；所述五位旁路加法器的进位输出端连接下一个四位旁路加法器的进位输入端，每个四位旁路加法器的进位输出端连接下一个四位旁路加法器的进位输入端，最后一个四位旁路加法器的进位输出端不连接；
第一部分的第四个四位旁路加法器的第三位进位输出(co[14])连接与门的一个输入端，预测模块输出的预测信号pre连接与门的另一个输入端，与门的输出端连接第二部分中五位旁路加法器的进位输入端；
第一部分的五个四位旁路加法器和第二部分的三个四位旁路加法器的所有数据输出端的输出信号sum[0:31]为整个二进制加法器的输出信号。
2.根据权利要求1所述的一种基于时钟拉伸技术的高能效二进制加法器，其特征在于，所述数据输入模块由64个带使能端的D触发器构成，每个D触发器的输入端分别接入外部操作数信号A[0:31]和B[0:31]，每个D触发器对应的输出信号分别为a0[0:31]和a1[0:31]；每个D触发器的时钟端都接外部时钟信号CLK，每个D触发器的使能端都接所述控制电路模块输出的使能信号EN。
3.根据权利要求1所述的一种基于时钟拉伸技术的高能效二进制加法器，其特征在于，所述预测模块包括第一异或门(XOR1)、第二异或门(XOR2)、第三异或门(XOR3)、第四异或门(XOR4)、第五异或门(XOR5)、第一与门(AND1)、第二与门(AND2)、第三与门(AND3)和第四与门(AND4)；数据输入模块的部分输出信号a0[15:19]和a1[15:19]作为预测模块的输入信号，第一异或门(XOR1)的一个输入端接a0[15]，其另一个输入端接a1[15]；第二异或门(XOR2)的一个输入端接a0[16]，其另一个输入端接a1[16]；第三异或门(XOR3)的一个输入端接a0[17]，其另一个输入端接a1[17]；第四异或门(XOR4)的一个输入端接a0[18]，其另一个输入端接a1[18]；第五异或门(XOR5)的一个输入端接a0[19]，其另一个输入端接a1[19]；
第一与门(AND1)的一个输入端接第一异或门(XOR1)的输出端，其另一个输入端接第二异或门(XOR2)的输出端；第二与门(AND2)的一个输入端接第三异或门(XOR3)的输出端，其另一个输入端接第一与门(AND1)的输出端；第三与门(AND3)的一个输入端接第四异或门(XOR4)的输出端，其另一个输入端接第五异或门(XOR5)的输出端；第四与门(AND4)的一个输入端接第二与门(AND2)的输出端，其另一个输入端接第三与门(AND3)的输出端，其输出端为预测模块的输出端，输出信号为预测信号pre。
4.根据权利要求1所述的一种基于时钟拉伸技术的高能效二进制加法器，其特征在于，所述控制电路模块由第一与非门(NAND1)和第一D触发器(DFF1)构成，第一与非门(NAND1)的一个输入端接预测模块的输出信号pre，其另一个输入端接第一D触发器(DFF1)的输出端(Q)，其输出端作为控制电路模块的输出端输出使能信号EN；第一D触发器(DFF1)输入端(D)接第一与非门(NAND1)的输出端，其时钟信号端接外部时钟信号CLK。
一种基于时钟拉伸技术的高能效二进制加法器
技术领域
[0001] 本发明涉及集成电路技术领域，特别涉及一种基于时钟拉伸技术的高能效二进制加法器。
背景技术
[0002] 加法器是数字系统设计中最常用的数据通路，它的性能很大程度上会影响整个数字系统的性能。传统的N位行波进位加法器由N个完全相同的全加器串联构成，其结构如图1所示。行波进位加法器的延时与其输入信号有关，只有在特定的输入模式下，进位会从最低有效位波动到最高有效位，发生行波进位效应，第2位必须在第1位计算出结果后，才能开始计算；第3位必须在第2位计算出结果后，才能开始计算，等等。而最后的第N位必须在前N-1位全部计算出结果后，才能开始计算。这样的方法，使得实现N位的二进制加法所需的时间是实现1位的二进制加法的时间的N倍，行波进位加法器运算速度慢，因此适用于较小字长的加法运算。
[0003] 对于较大字长的加法，一般是应用快速加法器，例如进位旁路加法器，进位选择加法器以及超前进位加法器等。这些加法器主要是通过增加部分冗余运算来加快运算速度，比如提前预测每一级加法器的输入进位，当这些输入进位正确时，各级加法器利用提前预测的输入进位并行计算输出结果，但当某级预测进位发生错误时，需要等待前一级输出正确的进位信号，重新计算该级的输出结果，在这个过程中会额外消耗能量。所以这些结构在加快运算速度的同时也会增大其功耗。
发明内容
[0004] 针对上述不足，本发明在传统加法器设计的基础上，提出一种基于时钟拉伸技术的二进制加法器，在采用并行结构的基础上，利用时钟拉伸技术和自适应电压可调技术，加快加法器运算速度的同时降低其功耗，使其能效性大幅度提升。
[0005] 本发明的技术方案如下：
[0006] 一种基于时钟拉伸技术的高能效二进制加法器，包括数据输入模块、运算模块、预测模块和控制电路模块；
[0007] 数据输入模块的输入端接外部操作数信号A[0:31]和B[0:31]，其时钟端接外部时钟信号CLK，其使能信号输入端接控制电路模块的输出端，其输出端接运算模块的数据输入端，输出信号为a0[0:31]和a1[0:31]；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数，使能信号EN为高时，外部操作数进入运算模块，使能信号EN为低时，外部操作数不能进入运算模块；
[0008] 运算模块的模式选择输入端接预测模块的输出端，运算模块根据预测模块输出的预测信号pre选择不同的运算模式，当预测信号pre为0时，运算模块工作在高速运算模式，预测信号pre为1时，运算模块工作在低速运算模式；运算模块的数据输出端为整个二进制加法器的数据输出端；
[0009] 预测模块的输入端接数据输入模块输出的部分输出信号a0[15:19]和a1[15:19]，其输出端接控制电路模块的输入端。
[0010] 具体的，所述数据输入模块由64个带使能端的D触发器构成，每个D触发器的输入端分别接入外部操作数信号A[0:31]和B[0:31]，每个D触发器对应的输出信号分别为a0[0:31]和a1[0:31]；每个D触发器的时钟端都接外部时钟信号CLK，每个D触发器的使能端都接所述控制电路模块输出的使能信号EN。
[0011] 具体的，所述运算模块由第一部分、第二部分和连接两部分的与门组成；
[0012] 第一部分包括五个四位旁路加法器，所述五个四位旁路加法器的数据输入端分别连接数据输入模块的输出信号a0[3:0]和a1[3:0]、a0[7:4]和a1[7:4]、a0[11:8]和a1[11:8]、a0[15:12]和a1[15:12]以及a0[19:16]和a1[19:16]，所述五个四位旁路加法器的数据输出端的输出信号分别为sum[3:0]、sum[7:4]、sum[11:8]、sum[15:12]和sum[19:16]，前一个四位旁路加法器的进位输出端连接后一个四位旁路加法器的进位输入端，第一个四位旁路加法器的进位输入端输入信号0，最后一个四位旁路加法器的进位输出端不连接；
[0013] 第二部分包括一个五位旁路加法器和三个四位旁路加法器，所述五位旁路加法器的数据输入端连接数据输入模块的输出信号a0[19:15]和a1[19:15]，所述三个四位旁路加法器的数据输入端分别连接数据输入模块的输出信号a0[23:20]和a1[23:20]、a0[27:24]和a1[27:24]以及a0[31:28]和a1[31:28]，所述三个四位旁路加法器的数据输出端的输出信号分别为sum[23:20]、sum[27:24]和sum[31:28]；所述五位旁路加法器的进位输出端连接下一个四位旁路加法器的进位输入端，每个四位旁路加法器的进位输出端连接下一个四位旁路加法器的进位输入端，最后一个四位旁路加法器的进位输出端不连接；
[0014] 第一部分的第四个四位旁路加法器的第三位进位输出co[14]连接与门的一个输入端，预测模块输出的预测信号pre连接与门的另一个输入端，与门的输出端连接第二部分中五位旁路加法器的进位输入端；
[0015] 第一部分的五个四位旁路加法器和第二部分的三个四位旁路加法器的所有数据输出端的输出信号sum[0:31]为整个二进制加法器的输出信号。
[0016] 具体的，所述预测模块包括第一异或门XOR1、第二异或门XOR2、第三异或门XOR3、第四异或门XOR4、第五异或门XOR5、第一与门AND1、第二与门AND2、第三与门AND3和第四与门AND4；数据输入模块的部分输出信号a0[15:19]和a1[15:19]作为预测模块的输入信号，第一异或门XOR1的一个输入端接a0[15]，其另一个输入端接a1[15]；第二异或门XOR2的一个输入端接a0[16]，其另一个输入端接a1[16]；第三异或门XOR3的一个输入端接a0[17]，其另一个输入端接a1[17]；第四异或门XOR4的一个输入端接a0[18]，其另一个输入端接a1[18]；第五异或门XOR5的一个输入端接a0[19]，其另一个输入端接a1[19]；第一与门AND1的一个输入端接第一异或门XOR1的输出端，其另一个输入端接第二异或门XOR2的输出端；第二与门AND2的一个输入端接第三异或门XOR3的输出端，其另一个输入端接第一与门AND1的输出端；第三与门AND3的一个输入端接第四异或门XOR4的输出端，其另一个输入端接第五异或门XOR5的输出端；第四与门AND4的一个输入端接第二与门AND2的输出端，其另一个输入端接第三与门AND3的输出端，其输出端为预测模块的输出端，输出信号为预测信号pre。
[0017] 具体的，所述控制电路模块由第一与非门NAND1和第一D触发器DFF1构成，第一与非门NAND1的一个输入端接预测模块的输出信号pre，其另一个输入端接第一D触发器DFF1的输出端Q，其输出端作为控制电路模块的输出端输出使能信号EN；第一D触发器DFF1输入端D接第一与非门NAND1的输出端，其时钟信号端接外部时钟信号CLK。
[0018] 本发明的有益效果为：根据加法器关键路径被激活的概率很小的特点，利用时钟拉伸技术使加法器工作在两个不同运算模式下，其中96.875％的概率工作在高速运算模式，3.125％的概率工作在低速运算模式；高速运算模式需一个周期完成计算，低速运算模式需两个周期完成计算，时钟拉伸技术有效降低了加法器的延时；又由于两种运算模式下，都有比较大的延迟裕度，结合自适应电压可调技术，适当降低加法器的电压，从而降低加法器的功耗。
附图说明
[0019] 图1为现有技术所提出的N位传统行波进位加法器的电路原理图。
[0020] 图2为本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的结构示意图。
[0021] 图3为本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的数据输入模块的电路原理图。
[0022] 图4为本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的预测模块的电路原理图。
[0023] 图5为本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的控制电路模块的电路原理图。
[0024] 图6为本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的运算模块的工作原理图。
具体实施方式
[0025] 下面结合附图对本发明进行详细的描述：
[0026] 本发明的改进之处是在采用并行结构的基础上，利用时钟拉伸技术和自适应电压可调技术，在加快加法器运算速度的同时降低其功耗，进一步提升其能效性。
[0027] 时钟拉伸技术适用于关键路径被激活的概率较小的电路结构中，当电路的关键路径没有被激活，运算可在一个周期内完成，所需时间较少；当关键路径被激活，时钟周期自动扩展为非关键路径的两个周期，运算时间较长。由于关键路径被激活的可能性很小，一般情况，电路工作在非关键路径下，运算的平均周期有效减少。
[0028] 此外，自适应电压调节技术可以有效降低电路功耗。由于动态转换功耗正比于供电电压的平方，因此，降低电压，可有效降低电路的动态转换功耗，进而降低整个电路的功耗。在关键路径被激活概率较小的电路结构中，利用关键路径延迟和非关键路径延迟的时间差，适当降低供电电压，可显著降低电路功耗。
[0029] 本发明以32位二进制加法器为例进行说明。
[0030] 整个加法器结构是一个基于时钟拉伸技术的高能效二进制加法器，如图2所示为本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的结构示意图，包括数据输入模块、运算模块、预测模块和控制电路模块。
[0031] 数据输入模块的输入端接外部操作数信号A[0:31]和B[0:31]，其时钟端接外部时钟信号CLK，其使能信号输入端接控制电路模块的输出端，其输出端接运算模块的输入端，输出信号为a0[0:31]和a1[0:31]；数据输入模块在控制电路模块提供的使能信号EN的控制下接收外部操作数，使能信号EN为高时，外部操作数进入运算模块，使能信号EN为低时，外部操作数不能进入运算模块。
[0032] 运算模块的模式选择输入端接预测模块的输出端，运算模块根据预测模块输出的预测信号pre选择不同的运算模式，当预测信号pre为零时，运算模块工作在高速运算模式，预测信号pre为一时，运算模块工作在低速运算模式；运算模块的输出端为整个二进制加法器的数据输出端。
[0033] 预测模块的输入端接数据输入模块输出的输出信号a0[15:19]和a1[15:19]，其输出端接运算模块的模式选择输入端和控制电路模块的输入端。
[0034] 如图3所示为本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的数据输入模块的电路原理图，数据输入模块由64个带使能端的D触发器构成，每个D触发器的输入端分别接入外部输入信号，每个D触发器的时钟端都接外部时钟信号，每个D触发器的使能端都接所述控制电路模块数出的使能信号。外部操作数信号A[31:0]、B[31:0]每隔一定时间更新一次，时钟上升沿在每组操作数的中点。当使能信号为高时，时钟上升沿到来，外部操作数A[31:0]，B[31:0]进入D触发器组，输出信号为a0[31:0]和a1[31:0]；当使能信号为低时外部操作数不输入，不能进入D触发器组。
[0035] 图4是本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的预测模块电路原理图，包括第一异或门XOR1、第二异或门XOR2、第三异或门XOR3、第四异或门XOR4、第五异或门XOR5、第一与门AND1、第二与门AND2、第三与门AND3和第四与门AND4；数据输入模块的输出信号a0[15:19]和a1[15:19]作为预测模块的输入信号，第一异或门XOR1的一个输入端接a0[15]，其另一个输入端接a1[15]；第二异或门XOR2的一个输入端接a0[16]，其另一个输入端接a1[16]；第三异或门XOR3的一个输入端接a0[17]，其另一个输入端接a1[17]；第四异或门XOR4的一个输入端接a0[18]，其另一个输入端接a1[18]；第五异或门XOR5的一个输入端接a0[19]，其另一个输入端接a1[19]；第一与门AND1的一个输入端接第一异或门XOR1的输出端，其另一个输入端接第二异或门XOR2的输出端；第二与门AND2的一个输入端接第三异或门XOR3的输出端，其另一个输入端接第一与门AND1的输出端；第三与门AND3的一个输入端接第四异或门XOR4的输出端，其另一个输入端接第五异或门XOR5的输出端；第四与门AND4的一个输入端接第二与门AND2的输出端，其另一个输入端接第三与门AND3的输出端，其输出端为预测模块的输出端，输出信号为预测信号pre。
[0036] 预测模块的主要功能是预测运算模块工作在高速运算模式还是低速运算模式。预测模块输出信号pre＝p[15]p[16]p[17]p[18]p[19]，其中p[i]是第i位进位传播信号。当pre＝0时，运算模块工作在高速运算模式，否则，运算模块工作在低速运算模式。
[0037] 图5是本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的控制电路模块的电路原理图，控制电路模块由第一与非门NAND1和第一D触发器DFF1构成，第一与非门NAND1的一个输入端接预测模块的输出信号pre，其另一个输入端接第一D触发器DFF1的输出端Q；第一D触发器DFF1输入端D接第一与非门NAND1的输出端，其时钟信号端接外部时钟信号CLK。
[0038] 本发明提供的一种基于时钟拉伸技术的高能效二进制加法器的整个工作原理是：假设第一个时钟上升沿到来，第一组外部操作数输入，预测输出信号pre＝0，控制电路模块中第一与非门NAND1输出为1，使能信号EN为1；当第二个时钟上升沿来到时，第二组数据进入数据输入模块，pre＝1，与非门另一个输入是EN上一状态的值1，那么与非门输出为0，即使能信号EN为0；当第三个时钟上升沿来到时，第三组数据无法进入输入模块，pre依赖第二组数据，pre＝1，与非门另一个输入是EN上一个状态的值0，与非门输出是1，使能信号EN＝
1；第四个时钟上升沿到来，第四组数据输入，以此类推。由上所述，第一组数据工作在高速运算模式，需要一个周期运行完，第二组数据工作在低速运算模式，需要两个周期才能运行完，第三组数据没有输入。
[0039] 图6为本发明所提出的一种基于时钟拉伸技术的高能效二进制加法器的运算模块的工作原理图。电路主体是由多个进位旁路加法器构成，其中cbyadder4是四位旁路级，cbyadder5是五位旁路级。运算模块由第一部分、第二部分和一个与门组成；第一部分包括五个四位旁路加法器，所述五个四位旁路加法器的数据输入端分别连接数据输入模块的输出信号a0[3:0]和a1[3:0]、a0[7:4]和a1[7:4]、a0[11:8]和a1[11:8]、a0[15:12]和a1[15:12]以及a0[19:16]和a1[19:16]，所述五个四位旁路加法器的数据输出端的输出信号分别为sum[3:0]、sum[7:4]、sum[11:8]、sum[15:12]和sum[19:16]，前一个四位旁路加法器的进位输出端连接后一个四位旁路加法器的进位输入端，第一个四位旁路加法器的进位输入端输入信号0，最后一个四位旁路加法器的进位输出端不连接；第二部分包括一个五位旁路加法器和三个四位旁路加法器，所述五位旁路加法器的数据输入端连接数据输入模块的输出信号a0[19:15]和a1[19:15]，所述三个四位旁路加法器的数据输入端分别连接数据输入模块的输出信号a0[23:20]和a1[23:20]、a0[27:24]和a1[27:24]以及a0[31:28]和a1[31:
28]，所述三个四位旁路加法器的数据输出端的输出信号分别为sum[23:20]、sum[27:24]和sum[31:28]；所述五位旁路加法器的进位输出端连接下一个四位旁路加法器的进位输入端，每个四位旁路加法器的进位输出端连接下一个四位旁路加法器的进位输入端，最后一个四位旁路加法器的进位输出端不连接；第四个四位旁路加法器的第三位进位输出co[14]连接与门的一个输入端，预测模块输出的预测信号pre连接与门的另一个输入端，与门的输出端连接第二部分中五位旁路加法器的进位输入端；第一部分的五个四位旁路加法器和第二部分的三个四位旁路加法器的所有数据输出端的输出信号sum[0:31]为整个二进制加法器的输出信号。
[0040] 第一部分旁路加法器可以准确的得到第0位到第19位的和；第二部分可以得到第20位到第31位的和，但结果不一定是准确的。这两个部分冗余操作数是第15位到第19位5组操作数，这5组操作数，可以有效的预测第二部分的和，正确率大于96.875％。这是因为，当第15位到第19位的进位传播信号不都为1时，存在产生消去信号，那么第二部分的和与第一部分的操作数无关，计算结果是正确的；当第15位到第19位的进位传播信号均为1时，第二部分的和与第14位的进位输出信号有关，当该进位输出信号为1时，第二部分计算结果发生错误。第15位到第19位进位传播信号均为1的可能性是：
[0041]
[0042] 由上式可知，pre为0的可能性是31/32，为1的可能性是1/32。
[0043] 根据附图6可知，当pre＝0时，与门输出为0，运算模块工作在高速运算模式，第0位到第19位操作数的加法运算与第15位到第31位操作数的加法运算同时进行，延时较小；当pre＝1时，运算模块工作在低速运算模式，两个部分不能同时进行，第二部分需要等待第14位的进位输出co[14]到来，才可进行运算，整体延时较大。
[0044] 运算模块可以工作在高速运算模式和低速运算模式，两种模式延迟不同，可利用时钟拉伸技术调整运算周期，使高速运算模式在一个周期运行完，低速运算模式在两个周期运行完。假设时钟周期是T，高速运算模式的延时Tmodel1＜T，低速运算模式的延时T＜Tmodel2＜2T。无论是在高速运算模式还是低速运算模式，都有：
[0045] Tslack1＝T-Tmodel1＞0，
[0046] Tslack2＝2T-Tmodel2＞0，
[0047] 由于两种工作模式均有延时裕度，其中动态转换功耗和电压平方成正比，降低电压可降低动态转换功耗，所以可以利用自适应电压调节技术适当降低电压，达到降低功耗的目的。
[0048] 相比传统行波进位加法器，本发明提出的基于时钟拉伸技术的高能效二进制加法器在操作数位长为32位的情况下，经过实验仿真得出能耗降低了29.7％，延迟时间降低46.8％。
[0049] 本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
