双栅极沟槽式功率晶体管及其制造方法

摘要

本发明提供一种双栅极沟槽式功率晶体管及其制造方法。双栅极沟槽式功率晶体管的沟槽结构位于一磊晶层内，并至少包括深沟槽部及两个分别邻接于深沟槽部的两个相反侧的浅沟槽部，其中每一浅沟槽部内设有栅极结构，深沟槽部内设有遮蔽电极结构。栅极结构的栅极绝缘层至少包括一第一介电层、一第二介电层及一第三介电层，其中第二介电层夹设于第一介电层与第三介电层之间，并且部分栅极绝缘层与遮蔽电极结构的遮蔽介电层接触。

权利要求

1.一种双栅极沟槽式功率晶体管，其特征在于，所述双栅极沟槽式功率晶体管包括：一基材；

一磊晶层，所述磊晶层位于所述基材上，其中所述磊晶层定义至少一元件区域，且所述磊晶层具有一位于所述元件区域中的沟槽结构，其中所述沟槽结构包括一深沟槽部及两个分别邻接于所述深沟槽部的两个相反侧的浅沟槽部；

两个栅极结构，所述两个栅极结构分别设置于两个所述浅沟槽部内，其中每一所述栅极结构包括一栅极绝缘层以及一栅极电极，其中所述栅极绝缘层顺形地覆盖于所对应的所述浅沟槽部的内壁面，以使所述栅极电极与所述磊晶层电性绝缘，且所述栅极绝缘层包括一第一介电层、一第二介电层及一第三介电层，其中所述第二介电层被夹设于所述第一介电层与所述第三介电层之间；

一遮蔽电极结构，所述遮蔽电极结构位于所述深沟槽部中，其中所述遮蔽电极结构包括一遮蔽介电层及一遮蔽电极，其中所述遮蔽介电层顺形地覆盖所述深沟槽部的内壁面，以使所述遮蔽电极与所述磊晶层电性绝缘，并且位于所述遮蔽电极的两个相反侧的部分所述遮蔽介电层与位于两个所述浅沟槽部内的多个所述栅极绝缘层接触；

一基体区，在所述磊晶层中形成所述基体区，并环绕两个所述栅极结构；以及一源极区，在所述基体区的上方形成所述源极区，其中，所述栅极电极具有靠近所述遮蔽电极的一第一侧并具有与所述第一侧相反的一第二侧，其中接触所述第一侧的栅极绝缘层的厚度小于接触所述第二侧的栅极绝缘层的厚度。

2.根据权利要求1所述的双栅极沟槽式功率晶体管，其特征在于，所述磊晶层定义一终端区域，且所述磊晶层包括至少一位于所述终端区域中的终端沟槽，且所述双栅极沟槽式功率晶体管还包括至少一形成于所述终端沟槽中的终端电极结构，其中所述终端电极结构包括：一终端电极，所述终端电极位于所述终端沟槽中；以及

一终端介电层，所述终端介电层顺形地覆盖所述终端沟槽的内壁面，以隔离所述终端电极与所述磊晶层。

3.根据权利要求2所述的双栅极沟槽式功率晶体管，其特征在于，所述终端电极环绕所述元件区域。

4.根据权利要求1所述的双栅极沟槽式功率晶体管，其特征在于，部分所述遮蔽介电层与每一所述栅极绝缘层的所述第二介电层直接接触。

5.根据权利要求1所述的双栅极沟槽式功率晶体管，其特征在于，所述第一介电层的厚度介于10nm至35nm之间，所述第二介电层的厚度介于20nm至30nm之间，所述第三介电层的厚度介于7nm至10nm之间。

6.根据权利要求1所述的双栅极沟槽式功率晶体管，其特征在于，构成所述第二介电层的材料为氮化物层。

7.根据权利要求1所述的双栅极沟槽式功率晶体管，其特征在于，所述双栅极沟槽式功率晶体管还包括：一层间介电层，所述层间介电层位于所述磊晶层上，其中所述层间介电层具有多个第一接触窗及多个第二接触窗，其中所述多个第一接触窗暴露所述源极区及所述遮蔽电极，所述多个第二接触窗分别暴露多个所述栅极电极；

多个第一导电插塞，在所述多个第一接触窗内分别形成所述多个第一导电插塞，以电性连接于所述源极区及所述遮蔽电极；以及多个第二导电插塞，在所述第二接触窗内形成所述多个第二导电插塞，以分别电性连接于多个所述栅极电极。

8.一种双栅极沟槽式功率晶体管的制造方法，其特征在于，所述双栅极沟槽式功率晶体管的制造方法包括：提供一基材；

在所述基材上形成一磊晶层，其中所述磊晶层定义一元件区域；

在所述磊晶层中形成多个浅沟槽，且所述多个浅沟槽位于所述元件区域内；

在每一所述浅沟槽中形成一绝缘层及一栅极电极，其中所述绝缘层顺形地覆盖所述浅沟槽的内壁面，且所述绝缘层包括一第一介电层、一第二介电层及一第三介电层，其中所述第二介电层夹设于所述第一介电层与所述第三介电层之间；

执行一蚀刻步骤，以在所述磊晶层中形成多个深沟槽，其中每一所述深沟槽紧邻于所述多个浅沟槽中的至少一个浅沟槽，且所述第二介电层作为一侧向硬质罩幂；

在每一所述深沟槽中形成一遮蔽介电层及一遮蔽电极，其中所述遮蔽介电层顺形地覆盖相对应的所述深沟槽的内壁面，并使所述遮蔽电极与所述磊晶层相互隔离，且所述遮蔽介电层接触所述第二介电层；以及对所述磊晶层进行一基体掺杂过程，以形成一基体区；以及

进行一源极掺杂过程以形成一源极区，其中所述源极区位于所述基体区的上方。

9.根据权利要求8所述的双栅极沟槽式功率晶体管的制造方法，其特征在于，所述磊晶层定义一终端区域，其中所述终端区域围绕所述元件区域。

10.根据权利要求9所述的双栅极沟槽式功率晶体管的制造方法，其特征在于，所述双栅极沟槽式功率晶体管的制造方法还包括：在所述磊晶层中形成一位于所述终端区域中的终端沟槽，其中所述终端沟槽环绕所述元件区域；以及在所述终端沟槽中形成一终端介电层及一终端电极，其中所述终端介电层顺形地覆盖所述终端沟槽的内壁面，以使所述终端电极与所述磊晶层电性隔绝。

11.根据权利要求10所述的双栅极沟槽式功率晶体管的制造方法，其特征在于，所述双栅极沟槽式功率晶体管的制造方法还包括：在所述磊晶层上形成一层间介电层；

在所述层间介电层中形成多个第一接触窗以及多个第二接触窗，其中所述多个第一接触窗分别暴露所述源极区、多个所述遮蔽电极及所述终端电极，且所述多个第二接触窗分别暴露多个所述栅极电极；

在所述多个第一接触窗中分别形成多个源极导电插塞，以分别电性连接所述源极区、多个所述遮蔽电极及所述终端电极；

在所述多个第二接触窗中分别形成多个栅极导电插塞，以电性连接所述栅极电极；以及在所述层间介电层上形成一源极导电层与一栅极导电层，其中所述源极导电层与所述栅极导电层电性绝缘，所述源极导电层连接于所述多个源极导电插塞，且所述栅极导电层连接于所述多个栅极导电插塞。

说明书

双栅极沟槽式功率晶体管及其制造方法

技术领域

[0001] 本发明涉及一种功率金氧半场效晶体管，且特别涉及一种双栅极沟槽式功率晶体管。

背景技术

[0002] 功率金氧半场效晶体管(Power Metal Oxide  Semiconductor  Field Transistor,Power MOSFET)被广泛地应用于电力装置的切换元件，例如是电源供应器、整流器或低压马达控制器等等。现今的功率金氧半场效晶体管多采取垂直结构的设计，以提升元件密度。此种采垂直结构设计的功率金氧半场效晶体管也被称为沟槽式功率型金氧半场效晶体管，其优点是可以在耗费低功率的状况下，控制电压进行元件的操作。

[0003] 影响功率金氧半场效晶体管的元件特性的参数包括源极/漏极导通电阻(Rdson)、崩溃电压(breakdown voltage)以及切换速度(switching speed)等。然而，对于功率金氧半场效晶体管而言，源极/漏极导通电阻(Rdson)与崩溃电压之间成正相关。也就是说，在为了降低源极/漏极导通电阻而提高漂移区的掺杂浓度或者是降低漂移区厚度的同时，也会导致崩溃电压降低。

[0004] 因此，为了在相对较低的源极/漏极导通电阻下，使功率金氧半场效晶体管仍维持较高的崩溃电压，会在栅极沟槽内形成延伸至漂移区内的遮蔽电极结构。

[0005] 在部分功率金氧半场效晶体管的结构中，两个栅极电极与遮蔽电极并列设置于同一沟槽内，并通过氧化层电性绝缘。进一步而言，遮蔽电极是位于两个栅极电极之间，并由磊晶层表面延伸至漂移区内。

[0006] 然而，在制作此种功率金氧半场效晶体管时，形成栅极氧化层的步骤，与形成用来隔离栅极电极与遮蔽电极之间的绝缘层的步骤是在同一道工艺中形成，这会造成栅极电极与遮蔽电极之间的绝缘层厚度偏低，而导致栅极与源极之间的电容偏高。

[0007] 另外，由于工艺条件上的限制，因底部氧化层不易沉积，因此较薄，尤其是在栅极电极底端靠近遮蔽电极的一侧，更易形成尖端效应，使得栅极可承受的耐压下降，此在高温时更容易劣化，发生可靠度问题，影响功率金氧半场效晶体管的元件寿命。

发明内容

[0008] 本发明提供一种双栅极沟槽式功率晶体管及其制造方法，其中在完成位于浅沟槽部的栅极电极的制造过程之后，再进行蚀刻步骤以形成深沟槽部。另外，在形成深沟槽部的过程中，通过栅极绝缘层中的氮化物层作为侧向硬质罩幂，可避免位于浅沟槽部的栅极电极被蚀刻。

[0009] 本发明其中一实施例提供一种双栅极沟槽式功率晶体管，包括基材、磊晶层、两个栅极结构、遮蔽电极结构、基体区及源极区。磊晶层位于基材上，其中磊晶层定义至少一元件区域，且磊晶层具有一位于元件区域中的沟槽结构，其中沟槽结构包括一深沟槽部及两个分别邻接于深沟槽部的两个相反侧的浅沟槽部。两个栅极结构分别设置于两个浅沟槽部内，其中每一个栅极结构包括一栅极绝缘层以及一栅极电极，其中栅极绝缘层顺形地覆盖于所对应的浅沟槽部的内壁面，以使栅极电极与磊晶层电性绝缘，且栅极绝缘层包括第一介电层、第二介电层及第三介电层，其中第二介电层被夹设于第一介电层与第三介电层之间。遮蔽电极结构位于深沟槽部中，其中遮蔽电极结构包括遮蔽介电层及一遮蔽电极，该遮蔽介电层顺形地覆盖该深沟槽部的内壁面，以使遮蔽电极与磊晶层电性绝缘，并且位于遮蔽电极的两个相反侧的部分遮蔽介电层与位于两个浅沟槽部内的栅极绝缘层接触。在磊晶层中形成基体区，并环绕两个栅极结构。源极区形成于基体区上方。

[0010] 在本发明另一实施例中，提供一种双栅极沟槽式功率晶体管的制造方法，其包括下列步骤。首先提供一基材，在基材上形成一磊晶层，其中磊晶层定义一元件区域。接着，在磊晶层中形成多个浅沟槽，且这些浅沟槽位于元件区域内。随后，分别于这些浅沟槽中形成第一绝缘层及栅极电极，其中第一绝缘层顺形地覆盖浅沟槽的内壁面，且绝缘层包括第一介电层、第二介电层及第三介电层，其中第二介电层夹设于第一介电层与第三介电层之间。随后，执行一蚀刻步骤，以在磊晶层中形成多个深沟槽，其中每一个深沟槽紧邻于这些浅沟槽中的至少一个浅沟槽，且当执行蚀刻步骤时，是通过第二介电层作为一侧向硬质罩幂。之后，在每一该深沟槽中形成第二绝缘层及遮蔽电极，其中第二绝缘层顺形地覆盖每一个深沟槽的内壁面，并使遮蔽电极与该磊晶层相互隔离，且第二绝缘层接触第二介电层。之后，对磊晶层进行基体掺杂过程及源极掺杂过程，以在元件区域内形成基体区及源极区，其中源极区位于基体区上方。

[0011] 综上所述，本发明所提供的双栅极沟槽式功率晶体管及其制造过程方法，栅极电极与遮蔽电极之间是通过较厚的遮蔽介电层与部分栅极绝缘层相互隔离，可相对降低栅极电极与遮蔽电极之间所产生的电容。另外，在本发明实施例所提供的制造过程中，栅极电极较不会形成会累积电荷的尖端部，从而可使双栅极沟槽式功率晶体管有较好的电性表现。

[0012] 为让本发明的上述特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。

附图说明

[0013] 图1A绘示本发明一实施例的双栅极沟槽式功率晶体管的俯视示意图。

[0014] 图1B绘示图1A沿H-H剖面线的剖面示意图。

[0015] 图1C绘示图1A沿I-I剖面线的剖面示意图。

[0016] 图2显示本发明一实施例的双栅极沟槽式功率晶体管的制造过程流程图。

[0017] 图3A至图3H分别绘示本发明一实施例的双栅极沟槽式功率晶体管的制造过程中各步骤的局部剖面示意图。

[0018] 【符号说明】

[0019] 双栅极沟槽式功率晶体管1

[0020] 基材 100

[0021] 缓冲层 110

[0022] 磊晶层 120

[0023] 漂移区 130

[0024] 基体区 140

[0025] 源极区 150

[0026] 沟槽结构 160

[0027] 浅沟槽 160a’

[0028] 浅沟槽部 160a

[0029] 深沟槽 160b’

[0030] 深沟槽部 160b

[0031] 栅极结构 170

[0032] 栅极绝缘层 171

[0033] 栅极电极 172

[0034] 第一介电层 171a、171a’

[0035] 第二介电层 171b

[0036] 第三介电层 171c

[0037] 遮蔽电极结构 180

[0038] 遮蔽介电层 181

[0039] 遮蔽电极 182

[0040] 终端沟槽 160c

[0041] 终端电极结构 185

[0042] 终端介电层 183

[0043] 终端电极 184

[0044] 元件区域 AR

[0045] 终端区域 TR

[0046] 层间介电层 190

[0047] 第一接触窗 191a～191c

[0048] 第二接触窗 193

[0049] 第一导电插塞 192a～192c

[0050] 第二导电插塞 194

[0051] 源极导电层 200S

[0052] 栅极导电层 200G

[0053] 绝缘层 171’

[0054] 接触掺杂区 121

[0055] 光阻层 300

[0056] 开口 300a

[0057] 第一侧 S1

[0058] 第二侧 S2

[0059] 厚度 T1、T2

[0060] 流程步骤 S200～S207

具体实施方式

[0061] 请参照图1A至图1C。图1A绘示本发明一实施例的双栅极沟槽式功率晶体管的局部剖面结构示意图。图1B绘示图1A沿H-H剖面线的剖面示意图。图1C绘示图1A沿I-I剖面线的剖面示意图。

[0062] 请先参照图1B，双栅极沟槽式功率晶体管1包括基材100、磊晶层120、至少两个栅极结构170、遮蔽电极结构180、基体区140以及源极区150。

[0063] 在图1A至图1C中，基材100具有高浓度的第一型导电性杂质，而形成第一重掺杂区。第一重掺杂区是用来作为沟槽式功率晶体管的漏极(drain)，且可分布于基材100的局部区域或是分布于整个基材100中。在本实施例的第一重掺杂区是分布于整个基材100内，但仅用于举例而非用以限制本发明。前述的第一型导电性杂质可以是N型或P型导电性杂质。假设基材100为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。

[0064] 若沟槽式功率晶体管为N型，基材100掺杂N型导电性杂质。另一方面，若为P型沟槽式功率晶体管，则基材100掺杂P型导电性杂质。本发明实施例中，是以N型沟槽式功率晶体管为例说明。

[0065] 磊晶层(epitaxial layer)120位于基材100上，并具有低浓度的第一型导电性杂质。也就是说，以NMOS晶体管为例，基材100为高浓度的N型掺杂(N+)，而磊晶层120则为低浓度的N型掺杂(N-)。反之，以PMOS晶体管为例，基材100为高浓度的P型掺杂(P+doping)，而磊晶层120则为低浓度的P型掺杂(P-doping)。

[0066] 在本实施例中，双栅极沟槽式功率晶体管1还包括一设置于磊晶层120与基材100之间的缓冲层110。缓冲层110与基材100及磊晶层120具有相同的导电型，意即缓冲层110中也被掺杂第一型导电性杂质。要特别说明的是，缓冲层110的掺杂浓度是介于基材100的掺杂浓度与磊晶层120的掺杂浓度之间。通过将缓冲层110设置于基材100与磊晶层120之间，可以降低源极/漏极导通电阻(on-state source/drain resistance,Rdson)，从而降低双栅极沟槽式功率晶体管1的功率消耗。

[0067] 另外，通过在不同区域掺杂不同浓度及不同类型的导电性杂质，磊晶层120可被区分为漂移区130(drift region)、基体区140(body region)及源极区150(source region)。基体区140与源极区150是形成于沟槽结构160侧边的磊晶层120中，而漂移区130则位于磊晶层120中靠近基材100的一侧。也就是说，基体区140与源极区150是形成于磊晶层120的上半部，漂移区130则形成于磊晶层120的下半部。

[0068] 详细而言，基体区140是通过在磊晶层120中掺杂第二型导电性杂质而形成，而源极区150则是通过在基体区140掺杂高浓度的第一型导电性杂质而形成，且源极区150是形成于基体区140的上半部。举例而言，对NMOS晶体管而言，基体区140为P型掺杂(如P型井，P-well)，而源极区150为N型掺杂。此外，基体区140的掺杂浓度小于源极区150的掺杂浓度。

[0069] 请参照图1A与图1B。在本实施例中，磊晶层120被定义出一元件区域AR以及围绕元件区域AR的终端区域TR。前述的基体区140形成于元件区域AR与终端区域TR中，而源极区150则只形成于元件区域AR内。磊晶层120具有至少一个位于元件区域AR中的沟槽结构160，以及一个位于终端区域TR中的终端沟槽160c。请参照图1A，由俯视图观之，终端沟槽160c环绕元件区域AR而大致上呈环形。

[0070] 另外，请参照图1B本发明实施例的沟槽结构160具有一深沟槽(deep trench)部160b及两个分别邻接于深沟槽部160b的两个相反侧的浅沟槽部160a。也就是说，深沟槽部
160b是位于两个浅沟槽部160a之间，并且，深沟槽部160b由磊晶层120的表面向下延伸至基体区140以下，也就是延伸至漂移区130中，并且深沟槽部160b的底部较靠近基材100。浅沟槽部160a同样由磊晶层120的表面向下延伸至基体区140以下，但浅沟槽部160a的底部则较远离基材100。

[0071] 本发明实施例中，至少两个栅极结构170分别对应设置于这些浅沟槽部160a中。栅极结构170具有栅极绝缘层171以及栅极电极172，其中栅极绝缘层171顺形地覆盖所对应的浅沟槽部160a的内壁面，以使栅极电极172与磊晶层120电性绝缘。前述的内壁面包括浅沟槽部160a的底面以及远离深沟槽部160b的其中一侧的侧壁面。

[0072] 栅极电极172位于栅极绝缘层171在浅沟槽部160a内所定义出的凹槽中。在一实施例中，构成栅极电极172的材料可以是，但不限于，重掺杂的多晶硅。

[0073] 进一步而言，栅极绝缘层171包括一第一介电层171a、一第二介电层171b及一第三介电层171c。在本实施例中，由靠近浅沟槽部160a的内壁面至靠近栅极电极172的方向依序为第一介电层171a、第二介电层171b及第三介电层171c，其中至少部分第二介电层171b被夹设于第一介电层171a与第三介电层171c之间。

[0074] 在一实施例中，第二介电层171b的介电常数(dielectric constant)大于第一介电层171a的介电常数。因此，构成第一介电层171a与第二介电层171b的材料不同，但构成第一介电层171a与第三介电层171c的材料可以选择相同或是不同的材料。举例而言，构成第一介电层171a与第三介电层171c的材料可以但不限于是氧化物，例如是氧化硅，而构成第二介电层171b的材料为氮化物，例如是氮化硅，或是其他具有高介电常数的材料，例如氧化铪、氧化钇或氧化铝等等。

[0075] 因此，相较于只使用氧化物层作为栅极绝缘层而言，在相同厚度下，本实施例的栅极绝缘层，包括也就是位于浅沟槽部160a远离深沟槽部160b的一侧的第一至第三介电层171a～171c，可具有更高的电容值，亦称为栅极/通道电容值(gate-to-channel capacitance,Cgs)。要特别说明的是，当栅极电极172被施加偏压，而使基体区140内形成反转通道(inversion channel)时，栅极/通道电容值会与反转通道阻值(Rch)成反比。据此，当栅极/通道电容值增加时，反转通道阻值会下降。由于反转通道阻值和源极/漏极导通电阻成正比，因此反转通道阻值下降，可进一步降低双栅极沟槽式功率晶体管1的源极/漏极导通电阻。

[0076] 另外，在一实施例中，第二介电层171b为氮化物层，可以在形成深沟槽部160b的过程中，作为侧向硬质罩幂，以避免栅极电极172被蚀刻。然而，只要可达到上述效果，第一至第三介电层161～163的材料也可以根据实际应用而选择不同的绝缘材料，本发明不以此为限。

[0077] 值得一提的是，靠近深沟槽部160b的部分第一介电层171a可能在形成深沟槽部160b的过程中被部分地移除。形成双栅极沟槽式晶体管1的过程以及第一介电层171a与第二介电层171b的效果，将于后文中详细说明。

[0078] 据此，若将栅极电极172较靠近深沟槽部160b的一侧定义为第一侧S1，而将栅极电极172较远离深沟槽部160b的一侧定义为第二侧S2，则接触第一侧S1的栅极绝缘层171只包括第二介电层171b与第三介电层171c。也就是说，接触第一侧S1的栅极绝缘层171的厚度t1会小于接触第二侧S2的栅极绝缘层171的厚度t2。

[0079] 在本实施例中，第一介电层161与第二介电层162的总厚度根据双栅极沟槽式功率晶体管1所欲承受的电压(约20至25V)而设定。在一实施例中，第一介电层161与第二介电层162的总厚度大约是介于30nm至65nm之间。具体而言，第一介电层171a的厚度介于10nm至
35nm之间，第二介电层171b的厚度介于20nm至30nm之间，第三介电层171c的厚度介于7nm至
10nm之间。

[0080] 遮蔽电极结构180位于深沟槽部160b中，并包括遮蔽介电层181及一遮蔽电极182。位于深沟槽部160b的遮蔽电极182是由接近磊晶层120表面的位置向下延伸并超过栅极电极172的底部所在的水平位置。

[0081] 遮蔽介电层181则顺形地覆盖深沟槽部160b的内壁面，以使遮蔽电极182与磊晶层120电性绝缘。另外，位于遮蔽电极182的两个相反侧的部分遮蔽介电层181会与位于浅沟槽部160a内的栅极绝缘层171接触。更进一步而言，部分遮蔽介电层181会与第二介电层171b直接接触。

[0082] 也就是说，在本发明实施例中，遮蔽电极182与栅极电极172是通过遮蔽介电层181与位于栅极电极172的第一侧的栅极绝缘层171相互隔离，从而可保证遮蔽电极182与栅极电极172彼此分隔较远。如此，可进一步降低遮蔽电极182与栅极电极172之间所形成的栅极/源极电容(Cgs)，而可降低切换损失。

[0083] 在一实施例中，构成遮蔽介电层181的材料可以是氧化物、氮化物或者是其他绝缘材料，而构成遮蔽电极182的材料可以是重掺杂的多晶硅，但遮蔽介电层181与遮蔽电极182的材料在本发明中并不限制于前述实施例。

[0084] 另外，须说明的是，在本发明实施例中，于深沟槽部160b中设置电性连接于源极的遮蔽电极182，可使漂移区130达到电荷平衡(charge balance)，而进一步提高崩溃电压。因此，漂移区130的杂质掺杂浓度可相对地提高，以降低源极/漏极导通电阻。

[0085] 请一并参照图1A与图1B。本发明实施例的双栅极沟槽式功率晶体管1还包括至少一形成于终端沟槽160c中的终端电极结构185，其中终端电极结构185包括一终端电极184及一终端介电层183。终端电极184位于终端沟槽160c中，并环绕元件区域AR。终端介电层183则顺形地覆盖终端沟槽160c的内壁面，以使终端电极184与磊晶层120电性绝缘。

[0086] 在一实施例中，构成终端介电层183的材料可以选择氧化物或氮化物，本发明不以此为限。在本实施例中，终端电极184会电性连接至源极，并可增加双栅极沟槽式功率晶体管1元件的崩溃电压。

[0087] 请参照图1A至图1C，本发明实施例的双栅极沟槽式功率晶体管1还包括层间介电层190、多个第一导电插塞191a～191c、多个第二导电插塞194、源极导电层200S及栅极导电层200G。

[0088] 层间介电层190位于磊晶层120上，构成层间介电层190的材料可以是硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)、氧化物、氮化物或其组合。另外，层间介电层190并具有多个第一接触窗191a～191c(如图1B所示)，以及多个第二接触窗193(如图1C所示)。

[0089] 请参照图1A与图1B，在本实施例中，其中一部分第一接触窗191a由层间介电层190的上表面延伸至终端区域TR内的终端电极184。

[0090] 另一部分的第一接触窗191b由层间介电层190延伸至元件区域AR内的部分磊晶层120中，并形成于源极区150的一侧。并且，磊晶层120还包括一接触掺杂区121，且接触掺杂区121是位于这些第一接触窗191b的底部正下方。在一实施例中，是通过第一接触窗191b，在磊晶层120中布植二氟化硼(BF2)，以形成接触掺杂区121。

[0091] 然而，第一接触窗191b的位置可依据元件的设计而改变，并不限于本发明的实施例。在其他实施例中，这些第一接触窗191b也可以直接对应于源极区150的位置，而形成于源极区150正上方。另外有一部分第一接触窗191c则由层间介电层190的上表面延伸至位于元件区域AR内的遮蔽电极182中。

[0092] 在第一接触窗191a～191c内分别形成多个第一导电插塞192a～192c，以分别电性连接至终端电极184、源极区150以及遮蔽电极182。具体而言，在第一接触窗191a内形成第一导电插塞192a，并和终端电极184之间形成欧姆接触。相似地，在第一接触窗191c内形成第一导电插塞192c，以和遮蔽电极182之间形成欧姆接触。另外，在第一接触窗191b内形成第一导电插塞192b，并直接接触位于磊晶层120中的源极区150以及接触掺杂区121，藉此在第一导电插塞191b与源极区150之间形成欧姆接触(ohmic contact)。

[0093] 请参照图1C，多个第二接触窗193则由层间介电层190的表面延伸至位于元件区域AR的栅极电极172中。多个第二导电插塞194则分别形成于这些第二接触窗193中，以分别和多个栅极电极172之间形成欧姆接触。构成前述第一导电插塞191a～191c与第二导电插塞194的材料可以是金属，例如，但不限于是，钨、铜、镍或铝。

[0094] 请参照图1A至图1C，源极导电层200S与栅极导电层200G覆盖于层间介电层190上，其中源极导电层200S通过穿设于层间介电层190的第一导电插塞192a～192c分别电性连接于终端电极184、源极区150以及遮蔽电极182，而栅极导电层200G则通过穿设于层间介电层190的多个第二导电插塞194电性连接至栅极电极172。

[0095] 也就是说，源极导电层200S与栅极导电层200G可分别作为双栅极沟槽式功率晶体管1的源极接垫与栅极接垫，并用以电性连接至一外部控制线路。源极导电层200S与栅极导电层200G的材质可为钛(Ti)、氮化钛(TiN)、钨(W)、铝硅合金(Al-Si)或铝硅铜合金(Al-Si-Cu)等，但本发明并不限制于此。

[0096] 接着，本发明实施例并提供双栅极沟槽式功率晶体管的制造过程。请参照图2，显示本发明一实施例的双栅极沟槽式功率晶体管的制造过程流程图。另外，请参照图3A至图3H，绘示本发明一实施例的双栅极沟槽式功率晶体管的制造过程中各步骤的局部剖面示意图。

[0097] 请先参照图2，在步骤S200中，提供一基材。接着，在步骤S201中，在基材上形成磊晶层(epitaxial layer)，其中磊晶层定义一元件区域。请配合参照图3A。图3A中绘示基材100，并且于基材100上已形成一磊晶层(epitaxial layer)120，其中基材100例如为硅基板(silicon substrate)，其具有高掺杂浓度的第一重掺杂区以作为沟槽式功率晶体管的漏极(drain)，磊晶层120则为低掺杂浓度。

[0098] 在本实施例中，在基材100上形成磊晶层120的步骤之前，还包括形成一缓冲层110于基材100上。如图3A所示，缓冲层110是位于基材100与磊晶层120之间。另外，缓冲层110并具有和基材100与磊晶层120相同的导电型，但缓冲层110的掺杂浓度是介于基材100的掺杂浓度与磊晶层120的掺杂浓度之间。另外，在本实施例中，磊晶层120被定义出一元件区域AR及一终端区域TR。

[0099] 请再参照图2，接着，在步骤S202中，在该磊晶层中形成多个浅沟槽，且这些浅沟槽位于元件区域内。请配合参照图3B。在磊晶层120中形成多个浅沟槽160a’，且浅沟槽160a’的深度大约0.8μm至1.3μm之间。

[0100] 在一实施例中，先利用光罩(未图示)定义出多个浅沟槽160a’的位置后，再以干蚀刻或湿蚀刻的方式在磊晶层120内制作出多个浅沟槽160a’。

[0101] 接着，请再参照图2，在步骤S203中，在每一个浅沟槽中形成绝缘层及栅极电极，其中绝缘层顺形地覆盖浅沟槽的内侧壁，且包括一第一介电层、一第二介电层及一第三介电层，其中该第二介电层夹设于第一介电层与第三介电层之间。

[0102] 请配合参照图3C。详细而言，是在每一个浅沟槽160a’的内壁面(包括两个侧壁面及底面)依序形成第一介电层171a’、第二介电层171b以及第三介电层171c。第一介电层171a’的材料可为氧化物层或氮化物层。举例而言，第一介电层171a’为氧化硅层(SiOx)，并利用热氧化过程来形成。在其他实施例中，也可以利用物理气相沉积或化学气相沉积过程来形成第一介电层171a’。

[0103] 在一实施例中，第二介电层171b的介电常数是高于第一介电层171a’的介电常数，并用以在后续制造过程中作为一侧向硬质罩幂。举例而言，当第一介电层171a’为氧化硅时，第二介电层171b可以是氮化物，例如氮化硅，并以物理气相沉积或化学气相沉积方式顺形地覆盖于第一介电层171a’上。

[0104] 第三介电层171c可以任意选择氧化物或氮化物其中一种，例如是氧化硅(SiO4)，并没有特别的限制。并且，可以根据所选择的材料以及实际需求来选择沉积第三介电层171c的过程，例如是物理气相沉积或化学气相沉积过程。

[0105] 在一实施例中，第一介电层171a’的厚度介于10nm至35nm、第二介电层171b的厚度介于20nm至30nm，而第三介电层171c的厚度是介于7nm至10nm。

[0106] 在完成第一至第三介电层171a’、171b、171c的沉积之后，绝缘层171’在每一个浅沟槽160a’中定义出凹槽(未标号)。接着，再毯覆式地形成第一多晶硅结构于第三介电层171c上，并填入绝缘层171’所定义的凹槽(未标号)中。第一多晶硅结构可以是含导电性杂质的多晶硅结构(doped poly-Si)。接着，回蚀(etch back)去除磊晶层120上所覆盖的第一多晶硅结构，以及少部分位于浅沟槽160a’内的第一多晶硅结构，而在浅沟槽160a’内形成栅极电极172。

[0107] 接着，请参照图2。在步骤S204中，执行一蚀刻步骤，以在磊晶层中形成多个深沟槽，其中每一该深沟槽紧邻于这些浅沟槽中的至少一个，且第二介电层作为一侧向硬质罩幂。本实施例所提供的双栅极沟槽式功率晶体管的制造过程可还包括，在形成深沟槽时，一并在磊晶层中形成终端沟槽。

[0108] 详细步骤请参照图3D至图3E。如图3D所示，先在磊晶层120上形成一光阻层300，其中光阻层300覆盖位于元件区域AR内的浅沟槽160a’。另外，光阻层300具有多个开口300a，以分别在元件区域AR中定义出预定形成深沟槽160b’的位置，以及在终端区域TR中定义出预定形成终端沟槽160c的位置。

[0109] 接着，请继续参照图3E，以干蚀刻或湿蚀刻的方式在磊晶层120中形成深沟槽160b’以及终端沟槽160c。如图3E所示，深沟槽160b’是形成于元件区域AR中，而终端沟槽
160c是形成于终端区域TR中。

[0110] 要特别说明的是，深沟槽160b’与终端沟槽160c的深度介于3μm至5μm之间。由于深沟槽160b’与终端沟槽160c会与至少一个浅沟槽160a’紧邻，因此，在对磊晶层120进行蚀刻以形成深沟槽160b’时，也会将浅沟槽160a’内已形成的部分绝缘层171’去除。详细而言，部分位于浅沟槽160a’内，且较靠近深沟槽160b’的第一介电层171a因厚度较薄，而有可能在蚀刻步骤中被完全移除。

[0111] 然而，绝缘层171’中的第二介电层171b可在蚀刻步骤中作为侧向硬质罩幂，以在形成深沟槽160b’的过程中，保护栅极电极172以及第三介电层171c不被蚀刻，并可确保深沟槽160b’会位于两个浅沟槽160a’之间，从而使沟槽结构较为对称。

[0112] 据此，接触栅极电极172的第一侧S1(指栅极电极172较靠近深沟槽160b’的一侧)的栅极绝缘层171的厚度t1，会小于接触栅极电极172的第二侧S2(指栅极电极172较远离深沟槽160b’的一侧)的栅极绝缘层171的厚度。

[0113] 接着，请再参照图2，在步骤S205中，在每一个深沟槽中形成遮蔽介电层及遮蔽电极，其中遮蔽介电层顺形地覆盖每一深沟槽的内壁面，并使遮蔽电极与磊晶层相互隔离，且遮蔽介电层接触该第二介电层。

[0114] 在本发明实施例中，在形成遮蔽介电层的步骤中，可一并在终端沟槽中形成终端介电层，而在形成遮蔽电极的步骤中，可一并在终端沟槽中形成终端电极。

[0115] 详细而言，请配合参照图3F。在一实施例中，形成遮蔽电极结构180与终端电极结构185的详细步骤说明如下。首先，通过热氧化过程、化学气相沉积过程或物理气相沉积过程，将绝缘材料形成于深沟槽160b’与终端沟槽160c的内壁面上，以分别在深沟槽160b’与终端沟槽160c形成遮蔽介电层181与终端介电层183。

[0116] 须说明的是，由于在前一蚀刻步骤中，部分位于浅沟槽160a’内并靠近深沟槽160b’的一侧的第一介电层171a已被去除，因此遮蔽介电层181会直接接触第二介电层
171b。

[0117] 随后，再在磊晶层120的表面上形成一第二多晶硅结构，并填入深沟槽160b’与终端沟槽160c内。接着，回蚀去除位于磊晶层120表面的第二多晶硅结构，留下深沟槽160b’与终端沟槽160c内的第二多晶硅结构，以分别在深沟槽160b’内形成遮蔽电极182与终端电极184。形成第二多晶硅结构的方式可以和形成第一多晶硅结构的方式相同，在此不再赘述。

[0118] 请再参照图2。进行步骤S206及步骤S207。在步骤S206中，对磊晶层进行一基体掺杂过程，以形成一基体区。在步骤S207中，进行一源极掺杂过程以形成一源极区，其中源极区位于基体区上方。

[0119] 请参照图3G，对磊晶层120进行一基体掺杂过程后，在磊晶层120远离基材100的一侧形成第一掺杂区。在形成第一掺杂区之后，对第一掺杂区进行一源极掺杂过程以形成源极区150与基体区140。要说明的是，源极掺杂过程可包括在对第一掺杂区进行离子布植之后，再进行一热扩散过程，以形成源极区150。另外，由图3G可看出，本实施例中的基体区140的最低边缘高于栅极电极172的底面所在的水平位置。

[0120] 本发明实施例所提供的双栅极沟槽式功率晶体管的制造过程可进一步包括在磊晶层上形成线路重布层，以使源极区150、栅极电极172、遮蔽电极182以及终端电极184可电性连接至外部的控制电路。以下将以形成图1B所示的第一接触插塞192a～192c以及源极导电层200S为例，详细说明线路重布层的具体步骤。

[0121] 请参照图3H，形成一层间介电层190全面地覆盖磊晶层120表面、栅极结构170、遮蔽电极结构180及终端电极结构185。构成层间介电层190的材料可以选择硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)、氧化物、氮化物或其组合。

[0122] 随后，分别对应于终端电极184、源极区150以及遮蔽电极182的位置，形成多个第一接触窗191a～191c。在本实施例中。形成第一接触窗191a～191c的技术手段可采用已知的涂布光阻、微影、蚀刻等步骤来实现。

[0123] 接着，形成多个第一导电插塞192a～192c于对应的第一接触窗191a～191c内。须说明的是，第一导电插塞192a～192c贯穿层间介电层190之后，延伸至终端电极184、磊晶层120以及遮蔽电极182内，以分别电性连接终端电极184、源极区150以及遮蔽电极182。

[0124] 须说明的是，在形成多个第一导电插塞192a～192c之前，可先通过第一接触窗191b对磊晶层120进行一掺杂过程，以在第一接触窗191b的下方的磊晶层120中形成一接触掺杂区121。在一实施例中，接触掺杂区121所掺杂的杂质为二氟化硼(BF2)。

[0125] 另外，在形成第一导电插塞192a～192c于对应的第一接触窗191a～191c之后，可还包括形成一源极导电层200S覆盖于层间介电层190上。源极导电层200S可分别通过第一导电插塞192a～192c电性连接至终端电极184、源极区150以及遮蔽电极182。源极导电层200S的材质可为钛(Ti)、氮化钛(TiN)、钨(W)、铝硅合金(Al-Si)或铝硅铜合金(Al-Si-Cu)等，但本发明并不限制于此。

[0126] 经由上述实施例的说明，本技术领域具有通常知识者应当可以轻易推知其他实施结构细节，在此不加赘述。另外，形成图1C所示的第二接触插塞194以及栅极导电层200G的步骤类似于前述实施例。详细而言，在层间介电层190中形成多个第一接触窗191a～191c的步骤中，可一并形成多个第二接触窗193。而在形成多个第一导电插塞192a～192c的步骤中，可一并于每一个第二接触窗193中形成对应的第二导电插塞194。另外，在形成源极导电层200S的步骤中，可一并形成栅极导电层200G。

[0127] 综上所述，本发明实施例所提供的双栅极沟槽式功率晶体管及其制造过程方法中，栅极电极与遮蔽电极之间是通过较厚的遮蔽介电层与部分栅极绝缘层相互隔离，可相对降低栅极电极与遮蔽电极之间所产生的电容。另外，在本发明实施例所提供的制造过程中，栅极电极较不会形成会累积电荷的尖端部，从而可使双栅极沟槽式功率晶体管有较好的电性表现。

[0128] 除此之外，在进行蚀刻步骤，以形成深沟槽的过程中，栅极绝缘层中的第二介电层可做为蚀刻步骤中的侧向硬质罩幂，以在形成深沟槽的过程中，保护栅极电极以及第三介电层不被蚀刻，并可确保深沟槽会位于两个浅沟槽之间，从而形成较对称的沟槽结构。

[0129] 虽然本发明的实施例已披露如上，然本发明并不受限于上述实施例，任何所属技术领域中具有通常知识者，在不脱离本发明所披露的范围内，当可作些许的更动与调整，因此本发明的保护范围应当以所附的申请专利范围所界定者为准。