半导体器件制造方法

摘要

一种半导体器件制造方法，包括：刻蚀衬底形成多个鳍片；在鳍片之间形成STI；在露出STI的鳍片部分上形成第一高迁移率层；执行氧化和/或氮化工艺，将第一高迁移率层转变为介质层并同时将露出STI的鳍片部分转变为第二高迁移率层。依照本发明的半导体器件制造方法，通过氧化作为牺牲层的高迁移率材料，驱使离子扩散使得衬底材料构成的鳍片转换为高迁移率材料，以简化工艺和低成本提高了器件性能并利于器件微缩。

权利要求

1.一种半导体器件制造方法，包括：

刻蚀衬底形成多个鳍片；

在鳍片之间形成STI；

在露出STI的鳍片部分上形成第一高迁移率层，第一高迁移率层的表面至第一高迁移率层与鳍片界面处非Si元素浓度递减；

执行氧化和/或氮化工艺，将第一高迁移率层转变为介质层并同时将露出STI的鳍片部分转变为第二高迁移率层。

2.如权利要求1的方法，其中，执行氧化和/或氮化工艺使得第一高迁移率层中的非Si元素扩散至露出STI的鳍片部分而与鳍片材料重新组合形成第二高迁移率层。

3.如权利要求1的方法，其中，在形成第一高迁移率层之前或者之后，单独或者一同形成防止高迁移率层中非硅元素向衬底扩散的阻挡层以及防穿通阻挡层。

4.如权利要求3的方法，其中，防止高迁移层中非硅元素向衬底扩散的阻挡层中注入离子的原子序数小于第一高迁移率层中的非Si元素，以防止非Si元素扩散至衬底。

5.如权利要求4的方法，其中，注入的离子选自C、N、O、F、S的任一种及其组合。

6.如权利要求3的方法，其中，防穿通阻挡层的掺杂元素根据器件不同类型选择三族或五族元素与本身或者与其他族元素组成的单质或者化合物。

7.如权利要求1的方法，其中，第一高迁移率层的材料选自III-V族、II-VI族、V族化合物半导体的任一种及其组合。

8.如权利要求1的方法，其中，形成第二高迁移率层之后进一步包括，形成横跨在第二高迁移率层上的栅极堆叠，在栅极堆叠两侧的第二高迁移率层中形成源漏区。

说明书

半导体器件制造方法

技术领域

[0001] 本发明涉及一种半导体器件制造方法，特别是涉及一种具有小尺寸高迁移率沟道的FinFET制造方法。

背景技术

[0002] 为了继续推动摩尔定律前行，器件的驱动电流需要得到更大的提高且需要控制短沟道效应。集成了高迁移率沟道的体硅鳍片场效应晶体管(finfet)器件被认为最有潜力推动摩尔定律的发展的器件。

[0003] 高迁移率沟道finfet器件的制作方法通常为在硅衬底上生长高迁移率沟道材料。高迁移率的沟道通常由高迁移率材料构成，如锗，锗硅，III--V族材料，II--VI族材料等。以硅锗为例，在生长完成后再形成高迁移率材料构成的fin。一种集成方案为在常规方法形成硅fin以及STI后，外延一层锗硅作为高迁移率材料。

[0004] 但是常规的集成工艺面临以下问题：

[0005] 1)整个fin由硅fin以及锗硅外延层组成，由于是由这两部分组成，所以整个fin难以做薄，这不利于器件的进一步缩减尺寸。同时处在沟道内部的fin迁移率并不高，不利于提升器件的性能。

[0006] 2)当锗的浓度越高时，载流子迁移率越高。但是随着锗浓度的升高，锗硅或者锗的外延的关键厚度(critical thickness，即超过这个厚度就会产生较多的缺陷)变小。当缺陷较多时，该材料的载流子迁移率将会退化，从而阻碍提高器件的性能。

发明内容

[0007] 由上所述，本发明的目的在于克服上述技术困难，提出一种能够简化工艺降低成本的小尺寸高迁移率沟道的FinFET制造方法。

[0008] 为此，本发明提供了一种半导体器件制造方法，包括：刻蚀衬底形成多个鳍片；在鳍片之间形成STI；在露出STI的鳍片部分上形成第一高迁移率层；执行氧化和/或氮化工艺，将第一高迁移率层转变为介质层并同时将露出STI的鳍片部分转变为第二高迁移率层。

[0009] 其中，执行氧化和/或氮化工艺使得第一高迁移率层中的非Si元素扩散至露出STI的鳍片部分而与鳍片材料重新组合形成第二高迁移率层。

[0010] 其中，在形成第一高迁移率层之前或者之后，单独或者一同形成防止高迁移率层中非硅元素向衬底扩散的阻挡层以及防穿通阻挡层。

[0011] 其中，防止高迁移层中非硅元素向衬底扩散的阻挡层中注入离子的原子序数小于第一高迁移率层中的非Si元素，以防止非Si元素扩散至衬底。其中，注入的离子选自C、N、O、F、S的任一种及其组合。

[0012] 其中，防穿通阻挡层的掺杂元素根据器件不同类型选择三族或五族元素与本身或者与其他族元素组成的单质或者化合物。

[0013] 其中，第一高迁移率层的材料选自III--V族、II--VI族、V族化合物半导体的任一种及其组合。

[0014] 其中，第二高迁移率层的尺寸小于刻蚀衬底形成的鳍片的尺寸。

[0015] 其中，第一高迁移率层中非Si元素在与鳍片部分界面处的浓度要低于在外表面的浓度。

[0016] 其中，形成第二高迁移率层之后进一步包括，形成横跨在第二高迁移率层上的栅极堆叠，在栅极堆叠两侧的第二高迁移率层中形成源漏区。

[0017] 其中，掺杂区也用作穿通阻挡层。

[0018] 依照本发明的半导体器件制造方法，通过氧化作为牺牲层的高迁移率材料，驱使离子扩散使得衬底材料构成的鳍片转换为高迁移率材料，以简化工艺和低成本提高了器件性能并利于器件微缩。

附图说明

[0019] 以下参照附图来详细说明本发明的技术方案，其中：

[0020] 图1至图3为依照本发明的FinFET制造方法各步骤的剖视图；以及

[0021] 图4为依照本发明的FinFET器件制造方法的示意性流程图。

具体实施方式

[0022] 以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能够简化工艺降低成本的小尺寸高迁移率沟道的FinFET制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

[0023] 如图4以及图1所示，刻蚀衬底形成多个鳍片。

[0024] 提供衬底1，其材质可以为单晶硅、SOI、单晶锗、GeOI、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。在本发明一个优选实施例中，衬底1为单晶硅，以便于与CMOS工艺兼容并且降低制造成本。

[0025] 利用掩模图形(未示出，可为光刻胶的软掩模或者介质材料的硬掩模)刻蚀衬底1，形成了沿第一方向延伸的多个鳍片结构1F，以及相邻鳍片结构之间的沟槽(未标出)。刻蚀工艺优选各向异性的干法刻蚀，例如等离子干法刻蚀或RIE，刻蚀气体例如碳氟基气体(至少含有碳、氟原子，还可以还有氢、氮、氧等其他原子)、氯气、溴蒸汽、HCl、HBr等，还可以添加氧气、CO、臭氧等氧化剂以调节刻蚀速率。

[0026] 在鳍片结构1F之间的沟槽中填充绝缘材料形成浅沟槽隔离(STI)2。例如通过热氧化、LPCVD、PECVD等工艺，在鳍片结构1F之间的沟槽中形成了绝缘材料的STI 2。在本发明一个优选实施例中，STI2材质为氧化硅或氮化硅基材质，例如SiOx、SiNx、SiOxNy、SiOxCy、SiOxFy、SiOxHy、SiNxCy、SiNxFy(各个xy不必为整数)。露出STI 2顶部之上的鳍片1F的部分1C将用作FinFET的源漏区和沟道区。在本发明另一个优选实施例中，STI 2的材料为低k材料以降低器件的寄生电容，形成工艺为旋涂、喷涂、丝网印刷，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。在本发明又一优选实施例中，STI2的材料还包括负热膨胀介质材料或正热膨胀介质材料(优选地，在100K的温度下线性体积膨胀系数的绝对值大于10--4/K)的子层，以进一步增强沟道区应力，负热膨胀介质材料为包括选自Bi0..95La0..05NiO3、BiNiO3、ZrW2O8的任一种及其组合的钙钛矿型氧化物，正热膨胀介质材料为包括Ag3[Co(CN)6]的框架材料。

[0027] 任选地或优选地，执行离子注入，在鳍片1F的沟道区1C下方(例如STI 2顶部附近)形成掺杂区3，用作后续高迁移率材料的离子扩散的阻挡层。注入能量例如500eV～500KeV并优选20KeV～80KeV，注入剂量例如1012～1016并优选5×1012～1014原子/cm3，注入的元素原子序数小于后续将要扩散的元素(在本发明一个优选实施例中要扩散的元素为Ge)，例如注入的元素优选地选自C、N、O、F、S的任一种及其组合，并且最佳为C(C与Si、Ge同为IV族元素，原子结构类似，防扩散层可以视作Si与C结成的网状结构，如果要防止Ge等高迁移率材料扩散或迁移，选择原子序数较小的目的就是为了使得网眼尺寸减小，如此可以有效阻止较大原子序数的材料迁移)。离子注入可以是垂直注入，也可以是倾斜注入(朝向沟道区1C)，倾斜注入的角度例如为5～15度。注入之后可以执行退火，使的注入的杂质激活并重新分布，精确控制使得掺杂区3的浓度峰值在STI 2顶部处或附近(也即在鳍片1F顶部沟道区
1C的下方，例如与STI 2顶部齐平或者略低1～3nm)。退火温度例如550～1050℃、优选650～
900℃、最佳700～800℃，退火时间1s～10min、10s～5min、1～3min。进一步的，这些掺杂离子也可以同时使得掺杂区3导电类型与沟道区相反、或者直接作为绝缘介质从而形成了防穿通阻挡层，从而提高了衬底与沟道之间的绝缘隔离效果，消除或者减小了衬底泄漏电流。
此外在形成第一高迁移率层之前或者之后，额外地单独或者一同形成防止高迁移率层中非硅元素向衬底扩散的阻挡层以及防穿通阻挡层，也即阻挡层3和防穿通阻挡层(未示出)可以一起形成也可以分步形成。防穿通阻挡层的掺杂元素根据器件不同类型选择三族或五族元素与本身或者与其他族元素组成的单质或者化合物。

[0028] 如图4和图2所示，在露出STI 2顶部的鳍片1F的部分(也即未来的沟道区1C)上形成与鳍片1F/衬底1材料不同的第一高迁移率层4，也即层4的载流子迁移率大于衬底1/鳍片1F。通过MOCVD、MBE、ALD等工艺外延生长选自III--V族、II--VI族、V族化合物半导体的高迁移率材料，例如SiGe、SiC、SiGeC、SiGeSn、SiGaN、SiGaP、SiGaAs、InSiN、InSiP、InSiAs、InSiSb任一种及其组合的高迁移率材料或它们的组分配比材料，如SiGeSn，SiInGaAs。在本发明一个优选实施例中，调节沉积工艺参数、特别是原料气配比，使得层4中靠近鳍片1F表面的非Si元素(例如Ge)的含量较低，优选低于30％、低于20％乃至低于10％，从而使得从层
4的暴露表面至层4与鳍片1F/顶部1C界面处浓度递减而具有较大的浓度梯度，便于后续元素热扩散。

[0029] 如图4和图3所示，执行氧化和/或氮化工艺，将第一高迁移率层4部分或完全氧化成介质层5，同时使得鳍片1F顶部1C转变为第二高迁移率层6。氧化和/或氮化(在包含氧气或氮气的氛围中高温热处理)的工艺温度例如800～1300℃、优选900～1100℃、最佳1000℃，时间例如10min～2h、优选20min～1h、最佳30min。氧化和/或氮化使得层4中的Si元素与O/N结合形成氧化硅或氮化硅基介质材料，而非Si元素由于浓度梯度的存在而在向鳍片1F顶部1C扩散，并在顶部1C中重新分布并组合，形成了第二高迁移率层6。第二高迁移率层6材料可以与第一高迁移率层材料4相同或相近。在此过程中，由于任选地存在掺杂区3并且掺杂区3中掺杂元素的原子序数要小于第一高迁移率层4中的非Si元素(也即掺杂区3中元素与Si的结合强度更大，形成的网状结构的网眼尺寸更小，利于完全防止原子序数大(相应地尺寸较大)的元素扩散迁移)，因此非Si元素的扩散将停止在掺杂区3上，防止了底部穿通、减小了衬底泄漏。此外，值得注意的是，当层4被完全氧化和/或氮化时，层4与鳍片1F顶部1C之间的界面也同时会被部分氧化和/或氮化，从而进一步缩减了沟道区1C的线宽，有利于进一步提高器件集成度。

[0030] 此后，可以刻蚀去除介质层5暴露高迁移率材料的鳍片顶部6，沉积形成横跨沟道区的栅极堆叠，在栅极堆叠两侧的鳍片中形成源漏区，形成覆盖整个晶片的层间介质层(ILD)，刻蚀ILD形成接触孔并填充金属实现源漏互连，最终完成FinFET器件制造。

[0031] 依照本发明的半导体器件制造方法，通过氧化作为牺牲层的高迁移率材料，驱使离子扩散使得衬底材料构成的鳍片转换为高迁移率材料，以简化工艺和低成本提高了器件性能并利于器件微缩。

[0032] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。