一种P型鳍式场效应晶体管及制造方法

摘要

本发明提供了一种P型鳍式场效应晶体管，包括：衬底；鳍体，位于所述衬底上，所述鳍体包括：第一部分、第二部分，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积；隔离，部分填充于所述鳍体之间；栅堆叠，位于所述鳍体之上并垂直于所述鳍体，所述栅堆叠包括栅极和栅介质层；源/漏区，位于所述栅极两侧的鳍体上。本发明提供的FinFET由于所述鳍体的第二部分材料的价带顶高于所述第一部分材料的价带顶，之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积，使所述第一部分作为阻挡层减小所述第二部分与所述衬底之间的漏电流。

权利要求

1.一种P型鳍式场效应晶体管，其特征在于，包括：衬底；

鳍体，位于所述衬底上，所述鳍体包括：与衬底接触的第一部分，以及第一部分之上的第二部分，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积；

隔离，部分填充于所述鳍体之间；

栅堆叠，位于所述鳍体之上并垂直于所述鳍体，所述栅堆叠包括栅极和栅介质层；

源/漏区，位于所述栅极两侧的鳍体上；

所述第二部分和所述第一部分分别为以下任意一种：Ge和GaAs、Ge和ZnS2、GaAs和AlxGa1-xAs、GaSb和AlSb，GaSb和GaAs、InAs和GaAs、或GezSn1-z和SixGeySn1-x-y。

2.根据权利要求1所述的P型鳍式场效应晶体管，其特征在于，所述第一部分和所述第二部分通过外延形成。

3.根据权利要求1所述的P型鳍式场效应晶体管，其特征在于，所述第二部分的空穴迁移率大于硅的空穴迁移率。

4.根据权利要求2所述的P型鳍式场效应晶体管，其特征在于，所述鳍体还包括：位于所述第一部分与所述衬底之间的缓冲层。

5.一种P型鳍式场效应晶体管的制造方法，其特征在于，包括：提供衬底；

依次外延形成第一外延层、第二外延层，所述第二外延层材料的价带顶高于所述第一外延层材料的价带顶，二者价带顶之差大于FinFET的工作电压与单位电荷之积；

刻蚀形成鳍体，所述鳍体包括：由所述第一外延层形成的第一部分，以及由所述第二外延层形成的第二部分；

在所述鳍体之间部分填充介质层；

在所述鳍体之上形成栅介质层及所述栅介质层之上的栅极，所述栅极垂直于所述鳍体；

在所述栅极两侧的鳍体上形成源/漏区。

6.根据权利要求5所述的制造方法，其特征在于，所述第二外延层的空穴迁移率大于硅的空穴迁移率。

7.根据权利要求5所述的制造方法，其特征在于，所述制造方法还包括：在外延形成所述第一外延层之前，外延生长一定厚度缓冲层。

8.一种P型鳍式场效应晶体管的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有假鳍，所述假鳍之间部分填充有介质层；

去除所述假鳍，形成凹槽；

依序外延形成位于所述凹槽处的由第一部分及第二部分构成的鳍体，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积；

在所述鳍体之上形成栅介质层及所述栅介质层之上的栅极，所述栅极垂直于所述鳍体；

在所述栅极两侧的鳍体上形成源/漏区。

9.根据权利要求8所述的制造方法，其特征在于，所述第二部分的空穴迁移率大于硅的空穴迁移率。

10.根据权利要求8所述的制造方法，其特征在于，所述制造方法还包括：在外延形成所述第一部分之前，对凹槽底部的衬底表面进行预腐蚀露出衬底晶向和/或生长一定厚度缓冲层。

说明书

一种P型鳍式场效应晶体管及制造方法

技术领域

[0001] 本发明涉及半导体制造领域，特别涉及一种P型鳍式场效应晶体管及制造方法。

背景技术

[0002] 随着集成电路产业按照Moore定律持续向前发展，CMOS器件的特征尺寸持续缩小，平面体硅CMOS结构器件的短沟道效应使得器件的电学性能不断恶化。为了克服这个问题，产生了各种新结构器件，其中，鳍型场效应晶体管(FinFET)是替代平面体硅CMOS器件的新结构器件之一，它利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流，成为国际研究的热点。

[0003] 随着FinFET的研究应用，如何减小衬底漏电流越来越成为人们研究的重点。现有技术中通常采用离子注入或固相掺杂的方法在鳍下部靠近浅槽隔离介质的鳍中形成PN结隔离。但是，离子注入会引入缺陷，离子注入和固相掺杂还会导致器件电学参数差异化问题，这会影响器件性能。此外，还可以通过在绝缘体上硅(SOI)衬底上形成鳍，以使形成的鳍位于绝缘体上，避免鳍与衬底之间的漏电流，但是，SOI衬底的成本昂贵，目前还没有大规模使用。

发明内容

[0004] 本发明提供了一种P型鳍式场效应晶体管及制造方法，以解决现有技术中不易降低鳍与衬底之间漏电流的技术问题。

[0005] 本发明提供了一种P型鳍式场效应晶体管，包括：

[0006] 衬底；

[0007] 鳍体，位于所述衬底上，所述鳍体包括：与衬底接触的第一部分，以及第一部分之上的第二部分，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积；

[0008] 隔离，部分填充于所述鳍体之间；

[0009] 栅堆叠，位于所述鳍体之上并垂直于所述鳍体，所述栅堆叠包括栅极和栅介质层；

[0010] 源/漏区，位于所述栅极两侧的鳍体上。

[0011] 优选地，所述第一部分和所述第二部分通过外延形成。

[0012] 优选地，所述第二部分的空穴迁移率大于硅的空穴迁移率。

[0013] 优选地，所述第二部分和所述第一部分分别为以下任意一种：Ge和GaAs、Ge和ZnS2、GaAs和AlxGa1-xAs、GaSb和AlSb，GaSb和GaAs、InAs和GaAs、或GezSn1-z和SixGeySn1-x-y。

[0014] 优选地，所述鳍体还包括：位于所述第一部分与所述衬底之间的缓冲层。

[0015] 一种P型鳍式场效应晶体管的制造方法，包括：

[0016] 提供衬底；

[0017] 依次外延形成第一外延层、第二外延层，所述第二外延层材料的价带顶高于所述第一外延层材料的价带顶，二者价带顶之差大于FinFET的工作电压与单位电荷之积；

[0018] 刻蚀形成鳍体，所述鳍体包括：由所述第一外延层形成的所述第一部分，以及由所述第二外延层形成的所述第二部分；

[0019] 在所述鳍体之间部分填充介质层；

[0020] 在所述鳍体之上形成栅介质层及所述栅介质层之上的栅极，所述栅极垂直于所述鳍体；

[0021] 在所述栅极两侧的鳍体上形成源/漏区。

[0022] 优选地，所述第二外延层的空穴迁移率大于硅的空穴迁移率。

[0023] 优选地，所述制造方法还包括：

[0024] 在外延形成所述第一外延层之前，外延生长一定厚度缓冲层。

[0025] 一种P型鳍式场效应晶体管的制造方法，包括：

[0026] 提供衬底，所述衬底上形成有假鳍，所述假鳍之间部分填充有介质层；

[0027] 去除所述假鳍，形成凹槽；

[0028] 依序外延形成位于所述凹槽处的由第一部分及第二部分构成的鳍体，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积；

[0029] 在所述鳍体之上形成栅介质层及所述栅介质层之上的栅极，所述栅极垂直于所述鳍体；

[0030] 在所述栅极两侧的鳍体上形成源/漏区。

[0031] 优选地，所述第二部分的空穴迁移率大于硅的空穴迁移率。

[0032] 优选地，所述制造方法还包括：

[0033] 在外延形成所述第一部分之前，对凹槽底部的衬底表面进行预腐蚀露出衬底晶向和/或生长一定厚度缓冲层。

[0034] 本发明提供了一种P型鳍式场效应晶体管及制造方法，该FinFET包括：衬底、位于所述衬底上的鳍体、部分填充于所述鳍体之间的隔离、位于所述鳍体之上且垂直于所述鳍体的栅介质层、栅极和所述鳍体之间的栅介质层以及源/漏区。由于所述鳍体包括：与衬底接触的第一部分，以及第一部分之上的第二部分，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积，使得所述第一部分作为阻挡层减小所述第二部分与所述衬底之间的漏电流。

[0035] 此外，由于通过外延形成鳍体，该鳍体的各部分的组成及厚度可以精确控制，通过控制组成形成具有比硅的空穴迁移率高的第二部分，以形成具有高空穴迁移率的P型FinFET；还可以通过控制各部分的厚度以改善晶体管电学参数的均匀性。

附图说明

[0036] 为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。

[0037] 图1为现有技术中一种鳍体的截面结构示意图；

[0038] 图2为根据本发明实施例提供的P型鳍式场效应晶体管的截面结构示意图；

[0039] 图3为根据本发明实施例提供的P型鳍式场效应晶体管的立体结构示意图；

[0040] 图4为根据本发明实施例提供的第一部分与第二部分材料的能带图；

[0041] 图5为根据本发明实施例一提供的P型鳍式场效应晶体管的制造方法的流程图；

[0042] 图6A至图6E为根据本发明实施例一提供的P型鳍式场效应晶体管的制造过程的截面结构示意图；

[0043] 图7为根据本发明实施二例提供的P型鳍式场效应晶体管的制造方法的流程图；

[0044] 图8A至图8C为根据本发明实施例二提供的P型鳍式场效应晶体管的制造过程的截面结构示意图。

具体实施方式

[0045] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

[0046] 此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

[0047] 为了更好地理解本发明，下面首先对现有技术中形成Fin-FET的方法进行简介。为了制备FinFET，现有技术通常采用光刻工艺或侧墙转移技术定义Fin的位置，然后通过刻蚀形成Fin；接着采用旋涂法填充介质以及刻蚀工艺等形成浅槽隔离STI；为了降低鳍与衬底之间的漏电流，通过离子注入工艺在靠近STI的鳍部分形成PN结隔离，如图1所示，但是离子注入会引入缺陷，离子注入还会导致器件电学参数差异化问题；为了进一步提升器件的性能，需要高载流子迁移率的半导体材料替代硅，形成Fin，例如，锗、镓砷等；接着，依序形成栅介质层、栅极；最终形成源漏区。

[0048] 本发明提供的一种P型鳍式场效应晶体管及制造方法，该FinFET具有外延形成的鳍体，该鳍体包括：与衬底接触的第一部分，以及第一部分之上的第二部分，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积。使得所述第一部分作为阻挡层减小所述第二部分与所述衬底之间的漏电流；还可以通过控制第一部分和/或第二部分的厚度以改善晶体管电学参数的均匀性。

[0049] 以下将结合具体的实施例对该方法进行详细的说明，该P型鳍式场效应晶体管如图2至图3所示。

[0050] 本发明中，所述衬底100可以为半导体衬底，比如：Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP、GaN或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。

[0051] 在本发明中，所述鳍体101位于所述衬底100上，所述鳍体101包括：与衬底100接触的第一部分1011，以及第一部分1011之上的第二部分1012，所述鳍体包括：与衬底接触的第一部分，以及第一部分之上的第二部分，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积，参考图4所示，例如，所述第二部分1012和所述第一部分1012分别为以下任意一种：Ge和GaAs、Ge和ZnS2、GaAs和AlxGa1-xAs、GaSb和AlSb，GaSb和GaAs、InAs和GaAs、或GezSn1-z和SixGeySn1-x-y等，此外，还有IV族、III-V族、或II-VI族材料化合物满足所述第二部分材料的价带顶与所述第一部分材料的价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积的材料都适用，在此不做限定。其中，所述第一部分材料可以和所述衬底材料相同或不同，优选地，所述第一部分材料和所述衬底材料的晶格失配度≤2％以减小第一部分1011的外延缺陷，当然，所述晶格失配度越小越好。由于所述第二部分材料采用如GaAs、AlAs等空穴迁移率高于硅衬底空穴迁移率的材料，本发明提供的鳍体101尤其适用于高空穴迁移率FinFET。

[0052] 为了进一步提升所述鳍体101的外延质量，在外延生长所述鳍体101的第一部分1011前，可以在衬底100的表面上形成例如缓冲层1111以缓解衬底100与第一部分1011的晶格失配的问题。缓冲层材料可以根据所述第一部分材料来选择，例如，所述缓冲层1111可以为晶格常数介于所述衬底100与所述第一部分1011之间的半导体材料，例如SiGe、GaAs或AlGaAs层等，具体视实际使用效果而定；所述缓冲层1111还可以是采用不同工艺条件外延形成的和所述第一部分1011/所述衬底100相同的材料，例如低温快速生长的GaN、GaAs材料等以提升所述第一部分1011的外延质量，进而提升所述第二部分1012的外延质量。

[0053] 在本发明中，所述隔离102可以使用诸如在集成电路结构中常用的电介质材料来形成隔离102。

[0054] 在本发明中，所述栅堆叠的栅极可以为多晶硅栅或者金属栅；相应地，所述金属栅的制备工艺可以为前栅工艺也可以为后栅工艺。具体的，所述栅堆叠依序包括：衬底100之上的栅介质层1031、所述栅介质层1031之上的栅极1032。其中，所述衬底100之上的栅介质层1031可以为二氧化硅、高k介质等介质层，当所述栅堆叠为金属栅时，所述高k材料的示例包括但不限于氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅和铌锌酸铅。在一些实施例中，金属栅介质层的厚度可以在约1埃至约50埃之间。在另一实施例中，可以在金属栅介质层上执行诸如退火工艺等附加工艺，以便提高形成的高k材料的质量。

[0055] 在实际应用中，所述FinFET还包括：位于所述栅堆叠两侧的侧墙104，以实现保护栅极1032等作用。在本发明中，所述侧墙104可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅等材料形成。用于形成侧墙104的工艺是本领域公知的，并且通常包括沉积和蚀刻工艺步骤。

[0056] 需要说明的是，当所述FinFET采用金属栅后栅工艺时，所述栅极1032可以至少由P型功函数金属构成。在一些实施方式中，栅极1032可以由两层或更多层金属层构成，其中至少一层金属层是金属功函数层，并且至少一层金属层是填充金属层。对于PMOS晶体管而言，可以用于栅极1032的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)、碳化物、硅化物、或氮化物。P型金属功函数层将允许形成具有约4.6eV至约5.2eV之间的功函数的PMOS栅电极。

[0057] 所述源/漏区105形成在邻近所述栅堆叠的鳍体101内。对于每个MOS晶体管而言，一个邻近栅堆叠的扩散区起到源区的作用，而另一个邻近该栅堆叠的扩散区起到漏区的作用。其中，源/漏区105通过本领域公知的方法形成，例如，离子注入、外延沉积等。

[0058] 此外，所述源/漏区105之上还形成有金属硅化物层(图未示出)。为了形成金属硅化物层，可以使用诸如溅射沉积工艺或原子层沉积(ALD)工艺等常规金属沉积工艺在源/漏区105上形成共形金属层。通常，该金属层可以包括镍、钴、钽、钛、钨、铂、钯、铝、钇、铒、镱或者作为硅化物的良好备选材料的任何其它金属中的一种或多种。随后，可以进行退火工艺以使得金属与源/漏区105表面的硅反应并形成金属硅化物层(图未示出)。可以使用已知的工艺来选择性地去除任何未反应的金属。金属硅化物层减小了之后形成的接触部(图未示出)与源/漏区105之间的接触电阻。

[0059] 在实际应用中，所述FinFET还包括层间介质层ILD层(图未示出)，例如，在MOS晶体管之上沉积一层或多层ILD层。可以使用诸如低k电介质材料等以及在集成电路结构中常用的电介质材料来形成ILD层。具体的，可以使用的电介质材料的示例包括但不限于二氧化硅(SiO2)、掺杂碳氧化物(CDO)、氮化硅、诸如八氟环丁烷或聚四氟乙烯等有机聚合物、氟硅酸盐玻璃(FSG)以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃等有机硅酸盐。ILD层层可以包括气孔(pore)或其它空隙(void)，例如，通过倾斜角度生长形成疏松的二氧化硅层等，以进一步减小其介电常数。

[0060] 此外，所述FinFET还包括接触部(图未示出)，用以对源/漏区105进行电连接；为了进一步避免接触部的粒子等向侧墙104和/或ILD扩散，所述接触部的表面还存在一层或多层薄膜作为扩散阻挡层，所述扩散阻挡层可以为钛、铂等高熔点金属以及氮化钛等具有高熔点的材料。

[0061] 在该示例的实施例中，如图3所示，为最终要形成的FinFET的立体结构示意图，以下列举为制备出如图3所示的FinFET，可以通过以下实施例完成。

[0062] 实施例一

[0063] 在本实施例中，所述衬底100为硅衬底；首先通过外延工艺形成外延层，然后通过侧墙转移技术、干法刻蚀工艺等形成鳍体101，所述鳍体101包括第一部分1011和第二部分1012；所述第一部分1011为AlxGa1-xAs，第二部分1012为GaAs。一种P型FinFET的制造方法，如图5所示，包括：

[0064] 步骤S01，提供衬底100。所述衬底100为硅衬底，在其他实施例中，所述衬底100还可以为锗衬底、绝缘体上硅衬底等。

[0065] 步骤S02，依次外延形成第一外延层、第二外延层，所述第二外延层材料的价带顶高于所述第一外延层材料的价带顶，之差大于FinFET的工作电压与单位电荷之积，该FinFET的工作电压与单位电荷之积的典型值为0.4～1eV，如图6A所示。

[0066] 在本实施例中，通过金属有机物化学气相沉积MOCVD、气相外延VPE或分子束外延MBE等外依序延形成第一外延层、第二外延层。所述第二部分1012和所述第一部分1011分别为以下任意一种：Ge和GaAs、Ge和ZnS2、GaAs和AlxGa1-xAs、GaSb和AlSb，GaSb和GaAs、InAs和GaAs、或GezSn1-z和SixGeySn1-x-y。当所述第二外延层材料的导带底Ev1与所述第一外延层材料的导带底Ev2之差大于FinFET的工作电压与单位电荷之积时，典型值为0.4～1eV，第一部分1011和第二部分1012的截面处产生空穴能量势垒，即价带带阶ΔEv，参考图4所示。

[0067] 需要说明的是，所述第一外延层的半导体类型、所述第二外延层的半导体类型和所述衬底100的半导体类型可以相同或不同，例如，所述衬底100为n型体硅衬底，所述第一部分1011可以为n型半导体材料或未掺杂的半导体材料。

[0068] 此外，为了进一步提升外延形成的第一部分1011的外延质量，在外延形成第一层之前，外延生长一定厚度缓冲层1111。在实际应用中，由于所述第一部分材料的晶格常数与所述衬底100的晶格常数不同，在外延生长时，所述第一部分1011中会存在大量外延缺陷，这些外延缺陷会FinFET工作时成为陷阱影响器件性能，此外，这些缺陷会自行生长以使器件的可靠性降低。在本实施例中，所述缓冲层1111可以通过选取晶格常数介于衬底100与第一部分1011之间的材料来实现缓冲效果，例如，当衬底100为硅衬底，第一部分1011为AlxGa1-xAs时，可以通过调整铝与镓的组分比来改变AlxGa1-xAs的晶格常数，使得在AlxGa1-xAs与硅的接触面用于较高的晶格匹配度，或增加锗层来改善晶格匹配、减少缺陷，具体视实际使用效果而定；所述缓冲层1111还可以是采用不同工艺条件外延形成的和所述第一部分1011/所述衬底100相同的材料，例如低温快速生长的AlxGa1-xAs材料等以提升所述第一部分1011的外延质量，进而提升所述第二部分1012的外延质量。

[0069] 在实际应用中，所述第一部分材料与所述衬底材料应该具有较高的选择刻蚀比，以减小刻蚀形成鳍体101时对衬底100的损伤。

[0070] 在一个具体实施例中，通过MOCVD法低温快速生长一定厚度AlxGa1-xAs材料；然后再按预设工艺外延生长AlxGa1-xAs材料作为第一外延层；接着，再进行异质外延形成GaAs层作为第二外延层。

[0071] 步骤S03，刻蚀形成鳍体101，所述鳍体101包括：由所述第一外延层形成的所述第一部分1011，以及由所述第二外延层形成的所述第二部分1012，如图6B所示。

[0072] 在本实施例中，所述刻蚀形成鳍体101包括：

[0073] 通过光刻工艺和侧墙转移技术在所述第二外延层上定义鳍体101的位置，然后通过刻蚀形成所述鳍体101。在实际应用中，为了提高形成鳍体101的质量，通常在光刻工艺前先沉积一层硬掩膜(图未示出)，首先在硬掩膜上定义鳍体101位置，然后以硬掩膜为掩膜进行刻蚀形成鳍体101。

[0074] 在一个具体实施例中，通过CVD法在第二外延层之上形成氮化硅，然后通过光刻工艺在氮化硅薄膜上形成第一次图形，接着通过侧墙转移技术在第一次图形的周围形成侧墙104并去除第一次图形，然后以侧墙104为掩膜进行RIE刻蚀直至暴露所述衬底100，形成鳍体101，所述鳍体101由第一部分1011、第二部分1012及缓冲层1111构成。

[0075] 步骤S04，在所述鳍体101之间部分填充介质层，如图6C至图6D所示。

[0076] 在本实施例中，所述在所述鳍体101之间部分填充介质层包括：以氧化物填充鳍体101之间的凹槽；进行平坦化，如图6C所示；进行刻蚀，保留部分氧化物在鳍体101之间，如图
6D所示。

[0077] 其中，所述介质层可以为：SiO2、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等通过化学气相沉积法(CVD)、旋涂绝缘介质层(SOD)、高深宽比工艺(HARP)等实现。此外，还可以是成分为氧化物的低k介质层，例如，含碳氧化物(Carbon Doped Oxide，CDO)，以降低电路层之间的寄生电容C对RC延迟的影响。所述平坦化可以通过反刻、化学机械平坦化(CMP)等方法以形成平整的衬底100表面。

[0078] 在一个具体实施例中，通过SOD填充鳍体101之间的凹槽，然后进行CMP，直至暴露鳍体101，接着采用含有氢氟酸的溶液，例如BOE刻蚀鳍体101之间的氧化物，并保留部分介质层在鳍体101之间，以暴露出部分高度的鳍体101。

[0079] 步骤S05，在所述鳍体101之上形成栅介质层1031及栅极1032，所述栅极1032垂直于所述鳍体101，如图6E所示。

[0080] 在本实施例中，通过多晶硅栅结构工艺在衬底100表面形成栅堆叠，可以包括：首先形成栅介质层1031，然后沉积多晶硅薄膜直至所述鳍体101之间的沟槽被多晶硅薄膜填满，接着进行CMP形成平坦表面，然后通过光刻工艺等定义栅极1032的位置，接着进行刻蚀去除多余的多晶硅薄膜。

[0081] 在实际应用中，还需要通过现有的形成侧墙技术在所述栅堆叠的侧面形成侧墙104以保护所述栅堆叠，侧墙材料如前所述。

[0082] 此外，所述栅堆叠还可以为金属栅，形成金属栅的工艺可以为前栅工艺或者后栅工艺。特别地，上述形成的多晶硅栅结构可以作为金属栅后栅工艺中的假栅；此外，所述假栅还可以为不定型碳、介质薄膜等材料，在此不做限定。

[0083] 在一个具体实施例中，通过化学气相沉积法形成二氧化硅薄膜及多晶硅薄膜，然后进行CMP形成平坦表面，接着通过光刻工艺定义栅堆叠的位置，并进行干法刻蚀，直至去除暴露的多晶硅薄膜及二氧化硅薄膜，形成栅堆叠，最终通过现有形成侧墙技术在所述栅堆叠的两侧形成侧墙104。

[0084] 步骤S06，在所述栅极1032两侧的鳍体101上形成源/漏区105，参考图3所示。

[0085] 在本实施例中，通过离子注入工艺在所述栅极1032两侧的鳍体101上形成源/漏区105。当然，还可通过原位掺杂外延工艺形成源漏区。需要说明的是，为了降低所述源/漏区
105与外界进行电连接时的接触电阻，需要在所述源/漏区105的表面形成金属硅化物层。

[0086] 需要说明的是，在实际应用中，还需要形成层间介质层ILD，当所述栅极1032为金属栅且采用金属栅后栅工艺时，需要去除多晶硅栅等假栅以及栅介质层1031，然后依序形成金属栅介质层以及金属栅，在此不再详述。

[0087] 在本发明实施例中，通过外延形成第一外延层以及第二外延层，由于通过外延层形成的所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积，典型值为0.4至1V，在所述第二外延层与第一外延层之间形成了大于FinFET的工作电压的势垒，该势垒能阻挡鳍体第二部分1012与衬底100之间的漏电流；此外，本发明通过外延的方法形成第一外延层及第二外延层，能精确控制所述外延层的厚度，以改善晶体管电学参数的均匀性。

[0088] 实施例二

[0089] 一种P型鳍式场效应晶体管制造方法，如实施例一所述，所不同的是，在本实施例中，所述鳍体101的形成过程不同：所述衬底100上形成有假鳍111，所述假鳍111之间部分填充有介质层；去除所述假鳍111，形成凹槽；依序外延形成位于所述凹槽处的由第一部分1011及第二部分1012构成的鳍体101，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积，所述FinFET的工作电压与单位电荷之积的典型值为0.4～1eV；所述方法还包括：在外延形成所述第一部分之前，对凹槽底部的衬底100表面进行预腐蚀露出衬底100的111晶向和/或生长一定厚度缓冲层1111。

[0090] 一种P型FinFET的制造方法，如图7所示，包括：

[0091] 步骤S11，提供衬底100，所述衬底100上形成有假鳍111，所述假鳍111之间部分填充有介质层，如图8A所示。

[0092] 在本实施例中，所不同的是，所述衬底100上形成有假鳍111，所述假鳍111可以是满足一定选择刻蚀比的晶体硅、非晶硅、多晶硅、氧化硅、氮化硅、不定型碳(α-C)、氮氧化硅(SiON)、掺杂碳的氮氧化硅(SiOCN)、任何其它氧化物、任何其它氮化物或任何低k电介质材料。所述满足一定选择刻蚀比指的是：所述假鳍111的材料与所述假鳍111之间部分填充的介质层的选择刻蚀比大于等于5:1，且所述假鳍111的刻蚀速度快。

[0093] 需要说明的是，所述假鳍111可以是通过刻蚀体硅衬底100形成的鳍体101，还可以是在所述衬底100上外延一定厚度的薄膜，然后刻蚀形成的鳍体101，在此不做限定。

[0094] 在一个具体实施例中，提供体硅衬底，然后通过光刻工艺及侧墙转移技术在所述衬底100上定义鳍体101的位置，进行刻蚀直至形成一定高度的假鳍111，接着通过HARP工艺填充假鳍111之间的沟槽，然后进行CMP直至暴露所述假鳍111，接着刻蚀所述假鳍111之间的部分填充物，直至暴露部分假鳍111。

[0095] 步骤S12，去除所述假鳍111，形成凹槽，如图8B所示。

[0096] 在本实施例中，根据假鳍111的材料，选择合适的方法去除所述假鳍111以形成凹槽。其中，当所述假鳍111不是晶体时，需要被完全去除以暴露衬底100表面进行外延。

[0097] 此外，为了进一步提升外延形成的第一部分1011及第二部分1012的外延质量和/或为了保证后续外延生长的晶向与衬底100相同，需要对刻蚀后暴漏出的衬底100进行预处理，例如通过预腐蚀露出衬底100的111晶向。因此，所述方法还包括：在形成第一部分1011之前，对凹槽底部的衬底100表面进行预腐蚀露出衬底100的111晶向。

[0098] 在一个具体实施例中，以BCl3/Cl2/HBr为刻蚀气体，通过RIE对硅衬底进行刻蚀，直至去除所述假鳍111；然后通过四甲基氢氧化铵对硅衬底进行预腐蚀，具体的，通过TMAH液体腐蚀暴露的硅衬底表面以获得衬底100的111晶面。需要说明的是，对硅衬底进行预腐蚀之前，可以先用水与氢氟酸体积比为100:1的氢氟酸溶液清洗衬底100表面15秒，去除表面的自然氧化层。

[0099] 步骤S13，依序外延形成位于所述凹槽处的由第一部分1011及第二部分1012构成的鳍体101，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积，典型值为0.4～1eV，如图8C所示。

[0100] 在本实施例中，通过MOCVD、VPE、MBE等方法在所述凹槽处依序形成第一部分1011及第二部分1012，其中，且所述第二部分材料的价带顶高于所述第一部分材料的价带顶，二者价带顶之差大于鳍式场效应晶体管FinFET的工作电压与单位电荷之积，典型值为0.4～1eV。具体外延过程如实施例一中步骤S02相同，在此不再详述。

[0101] 此外，为了进一步减少暴露的衬底100表面的缺陷，在进行外延生长之前，将衬底100放置在外延腔体中，在氢气和少量氯气环境中，在800℃条件下处理60秒，以清洁表面和减少表面缺陷。

[0102] 进一步地，在上述处理之后生长一定厚度缓冲层1111，提高外延的质量。具体的，利用MOCVD在暴露的衬底100表面上低温生长一定厚度GaAs缓冲层，以减少外延接触面处晶格失配引起的线位错对后续生长的外延层的影响；然后再进行高温外延生长，其中，生长三五族化合物半导体材料时，其垂直生长速度远远快于横向生长速度，可以在孔隙之上形成高度较高的鳍体101。

[0103] 需要说明的是，本实施例中通过外延形成鳍体101，期间无需进行刻蚀工艺，能避免刻蚀对鳍体101的损伤，提高器件的性能。

[0104] 步骤S14至步骤S15同实施例一中步骤S05至步骤S06，在此不再详述。

[0105] 在本发明实施例中，由于该方法通过外延形成鳍，无需通过刻蚀工艺形成鳍体101，因此不会额外产生大量缺陷；并且，该方法是在形成STI之后才形成鳍，能避免STI制备过程对鳍的性能的影响。此外，该方法形成的鳍体101的第一部分1011及第二部分1012的高度可以精确控制，有助于提升器件的一致性；并且在去除假鳍111之后对衬底100表面进行预处理和/或生长一定厚度缓冲层1111，能获得具有高晶格质量的鳍，以进一步提升高迁移率鳍的空穴迁移率。

[0106] 虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。