一种VDMOS包括衬底、外延层、在所述外延层中限定的第一和第二类型的沟、在所述沟中形成的屏蔽栅极和控制栅极、在所述外延层处以及所述第一和第二沟之间形成的本体区域、在所述本体区域处形成的N+源极区域、在所述本体区域下所述外延层中形成的独特的掺杂区域，朝所述沟的底部延伸，以及具有高于所述外延层的杂质浓度、邻近所述沟的外延层和N+源极区域之间限定的沟道、限定延伸到所述本体区域和第一沟中的接触孔的绝缘层、对应于所述接触孔的本体区域中形成的P+本体拾取区域；以及具有填充在所述接触孔中的对接触点的金属层，所述金属层连接所述N+源极区域、所述P+本体拾取区域、和所述第一类型的沟中的屏蔽栅极和/或控制栅极。
在所述外延层中限定的第一类型沟和第二类型沟，所述第一类型沟和所述第二类型沟并排放置且深度相同，且所述第一类型沟和所述第二类型沟为不同类型的沟槽；
在所述外延层的表面处以及所述第一类型沟和第二类型沟之间形成的本体区域；
在所述本体区域下所述外延层中形成的独特的掺杂区域，所述独特的掺杂区域朝所述第一类型沟和第二类型沟的底部延伸，以及具有高于所述外延层的杂质浓度；
邻近所述第一类型沟和第二类型沟的外延层和N+源极区域之间限定的沟道；
覆盖所述外延层和所述第一类型沟、以及所述第二类型沟的绝缘层，延伸通过所述绝缘层和N+源极区域到所述本体区域和所述第一类型沟中的至少一个接触孔；
对应于所述至少一个接触孔的本体区域中形成的P+本体拾取区域；以及在所述绝缘层上形成的金属层，所述金属层具有所述至少一个接触孔中填充的至少一个对接触点，所述对接触点连接所述N+源极区域、所述P+本体拾取区域和所述第一类型沟。
2.根据权利要求1所述的VDMOS，其中，所述第一类型沟和第二类型沟在所述外延层内部。
3.根据权利要求1所述的VDMOS，其中，所述第一类型沟和第二类型沟延伸通过所述外延层到所述衬底中。
4.根据权利要求1所述的VDMOS，其中，控制栅极形成在所述第二类型沟中，所述控制栅极在所述屏蔽栅极上，以及绝缘氧化物层形成在所述第二类型沟中的屏蔽栅极和控制栅极之间。
5.根据权利要求4所述的VDMOS，其中，控制栅极形成在所述屏蔽栅极上所述第一类型沟中，以及绝缘氧化物层形成在所述第一类型沟中屏蔽栅极和控制栅极之间，所述至少一个对接触点连接所述第一类型沟中的控制栅极。
6.根据权利要求4所述的VDMOS，其中，控制栅极形成在所述屏蔽栅极上所述第一类型沟中，以及所述第一类型沟中的屏蔽栅极和控制栅极连接在一起，所述至少一个对接触点连接所述第一类型沟中的屏蔽栅极和控制栅极。
7.根据权利要求4所述的VDMOS，其中，所述第一类型沟中的屏蔽栅极从所述第一类型沟的底部到口填满所述第一类型沟以及连接所述绝缘层，所述至少一个对接触点连接所述第一类型沟中的屏蔽栅极。
8.根据权利要求4所述的VDMOS，其中，绝缘氧化物层形成在所述第一类型沟中和所述屏蔽栅极上，所述至少一个对接触点连接所述第一类型沟中的绝缘氧化物层。
9.根据权利要求1所述的VDMOS，其中，所述至少一个对接触点在数量上是两个，形成在所述第一类型沟的横向的两侧。
10.根据权利要求1所述的VDMOS，其中，所述至少一个对接触点在数量上是一个，且跨越所述第一类型沟。
在所述外延层中限定的第一类型沟和第二类型沟，所述第一类型沟和第二类型沟并排放置；
控制栅极形成在所述第一类型沟和第二类型沟中和在所述屏蔽栅极上，绝缘氧化物层形成在所述第二类型沟中的屏蔽栅极和控制栅极之间；
在所述外延层的表面处以及所述第一类型沟和第二类型沟之间形成的本体区域；
在所述本体区域下所述外延层中形成的独特的掺杂区域，所述独特的掺杂区域朝所述第一类型沟和第二类型沟的底部延伸，以及具有高于所述外延层的杂质浓度；
邻近所述控制栅极的外延层和N+源极区域之间限定的沟道；
覆盖所述外延层和所述沟的绝缘层，延伸通过所述绝缘层和N+源极区域到所述本体区域和所述第一类型沟中的至少一个接触孔；
对应于所述至少一个接触孔的本体区域中形成的P+本体拾取区域；以及在所述绝缘层上形成的金属层，所述金属层具有所述至少一个接触孔中填充的至少一个对接触点，所述对接触点将所述N+源极区域、所述P+本体拾取区域和所述第一类型沟中的控制栅极连接在一起。
12.根据权利要求11所述的VDMOS，其中，绝缘氧化物层形成在所述第一类型沟中的屏蔽栅极和控制栅极之间。
13.根据权利要求11所述的VDMOS，其中，所述第一类型沟中的屏蔽栅极和控制栅极连接在一起。
在所述外延层中形成第一类型沟和第二类型沟，所述第一类型沟与第二类型沟间隔；
在所述第一类型沟和第二类型沟的底部处形成屏蔽栅极，以及在所述第一类型沟和第二类型沟的顶部处形成控制栅极；
在所述第一类型沟和第二类型沟之间所述外延层中形成本体区域；
形成在所述本体区域下和朝所述第一类型沟和所述第二类型沟的底部延伸的独特的掺杂区域；
形成邻近所述控制栅极的外延层和N+源极区域之间的沟道；
形成覆盖所述外延层、所述第一类型沟以及所述第二类型沟的绝缘层；
形成对应于所述第一类型沟的所述绝缘层中的至少一个接触孔，所述至少一个接触孔延伸到所述第一类型沟中的控制栅极和本体区域中；
形成面向所述第一类型沟的所述本体区域中P+本体拾取区域；以及在所述绝缘层上形成金属层，所述金属层填充所述至少一个接触孔以及将所述N+源极区域、所述P+本体拾取区域和所述第一类型沟中的控制栅极连接在一起。
15.根据权利要求14所述的方法，其中，还包括在形成控制栅极之前在所述屏蔽栅极上形成绝缘层。
16.根据权利要求14所述的方法，其中，在形成所述控制栅极之前然后去除所述第一类型沟中的所述绝缘层，以及所述控制栅极连接所述第一类型沟中屏蔽栅极。
17.根据权利要求14所述的方法，其中，在形成本体区域后形成独特的掺杂区域。
18.根据权利要求14所述的方法，其中，在形成所述第一类型沟和第二类型沟之前形成独特的掺杂区域。
VDMOS及用于制造其的方法
技术领域
[0001] 本发明涉及功率管理应用的VDMOS，以及更具体地说涉及用于制造VDMOS的方法。
背景技术
[0002] 通常VDMOS具有位于漏极上的它的源极，从而导致在它接通时主要垂直的电流。VDMOS具有以下优点：易于驱动、高的换向速度和在低压处的良好效率，以及广泛用作功率管理应用中的开关，例如DC/DC变换器和负载开关。VDMOS中的功率损耗是对电路的整个效率的关键贡献。涉及功率损耗的主要参数是VDMOS的接通电阻和栅极电荷。将有益的是，提供具有改进设计的VDMOS，将是有益的。
发明内容
[0003] 对于技术中的缺陷，本发明的目的是提供具有降低的电阻和电容的VDMOS，以及用于制造这样的VDMOS的方法。
[0004] 根据一个方面，本发明提供一种VDMOS，其包括：充当漏极的重掺杂的衬底；在所述衬底上形成的外延层；在所述外延层中限定的第一和第二类型的沟，所述第一类型的沟和第二类型的沟并排放置；在所述第一和第二类型的沟中形成的屏蔽栅极；在所述外延层的表面处以及所述第一和第二沟之间形成的本体区域；在所述本体区域的表面处形成的N+源极区域；在所述本体区域下所述外延层中形成的独特的掺杂区域，所述独特的掺杂区域朝所述第一和第二类型的沟的底部延伸，以及具有高于所述外延层的杂质浓度；邻近所述沟的外延层和N+源极区域之间限定的沟道；覆盖所述外延层和所述沟的绝缘层，延伸通过所述绝缘层和N+源极区域到所述本体区域和所述第一类型的沟中的至少一个接触孔；对应于所述至少一个接触孔的本体区域中形成的P+本体拾取区域；以及在所述绝缘层上形成的金属层，所述金属层具有所述至少一个接触孔中填充的至少一个对接触点(Butt ing contact)，所述对接触点连接所述N+源极区域、所述P+本体拾取区域和所述第一类型的沟。
[0005] 优选地，控制栅极形成在所述第二类型的沟中，所述控制栅极在所述屏蔽栅极上，以及绝缘氧化物层形成在所述第二类型的沟中的屏蔽栅极和控制栅极之间。
[0006] 优选地，控制栅极形成在所述屏蔽栅极上所述第一类型的沟中，以及绝缘氧化物层形成在所述第一类型的沟中屏蔽栅极和控制栅极之间，所述至少一个对接触点连接所述第一类型的沟中的控制栅极。
[0007] 优选地，控制栅极形成在所述屏蔽栅极上所述第一类型的沟中，以及所述第一类型的沟中的屏蔽栅极和控制栅极连接在一起，所述至少一个对接触点连接所述第一类型的沟中的屏蔽栅极和控制栅极。
[0008] 优选地，所述第一类型的沟中的屏蔽栅极从所述第一类型的沟的底部到口填满所述第一类型的沟以及连接所述绝缘层，所述至少一个对接触点连接所述第一类型的沟中的屏蔽栅极。
[0009] 根据另一方面，本发明提供一种用于制造VDMOS的方法，其包括：提供充当漏极的重掺杂的衬底；形成在所述衬底上生长的外延层；在所述外延层中形成第一和第二沟，所述第一沟与第二沟间隔；在所述第一和第二类型的沟的底部处形成屏蔽栅极，以及在所述第一和第二类型的沟的顶部处形成控制栅极；在所述第一和第二类型的沟之间所述外延层中形成本体区域；形成在所述本体区域下和朝所述沟的底部延伸的独特的掺杂区域；在所述本体区域的表面处形成N+源极区域；形成邻近所述控制栅极的外延层和N+源极区域之间的沟道；形成覆盖所述外延层和所述沟的绝缘层；形成对应于所述第一类型的沟的所述绝缘层中的至少一个接触孔，所述至少一个接触孔延伸到所述第一沟中的控制栅极和本体区域中；形成面向所述第一类型的沟的所述本体区域中P+本体拾取区域；以及在所述绝缘层上形成金属层，所述金属层填充所述至少一个接触孔以及将所述N+源极区域、所述P+本体拾取区域和所述第一类型的沟中的控制栅极连接在一起。
[0010] 优选地，还包括在形成控制栅极之前在所述屏蔽栅极上形成绝缘层。
[0011] 优选地，在形成所述控制栅极之前然后去除所述第一类型的沟中的所述绝缘层，以及所述控制栅极连接所述第一类型的沟中屏蔽栅极。
[0012] 优选地，在形成本体区域后形成独特的掺杂区域。
[0013] 优选地，在形成所述第一和第二类型的沟之前形成独特的掺杂区域。
[0014] 对于目前的VDMOS，沟之间独特掺杂区域处的电荷耦合效果是非常有效的，以及因而进一步降低电场。独特掺杂区域中实施的独特掺杂分布(例如线性掺杂分布)提供均匀和最佳的电场。因而，能够获得最高击穿电压。因为实施掺杂区域处杂质浓度比外延层处的杂质浓度高得多，所以进一步降低目前的VDMOS的Ron。
附图说明
[0015] 图1是根据本发明的第一实施例的VDMOS的图解视图。
[0016] 图2示出VDMOS的第二实施例。
[0017] 图3示出VDMOS的第三实施例。
[0018] 图4示出VDMOS的第四实施例。
[0019] 图5示出根据第五实施例的VDMOS。
[0020] 图6-14示出用于制造图1的VDMOS的步骤。
具体实施方式
[0021] 参照附图仅通过实例，现将更具体地描述本发明。将理解的，图用于更好地理解以及不应该限制本发明。图中示出的组件的尺寸和特征通常为了方便和清楚呈现而选择以及不必按尺寸示出。
[0022] 参考图1，根据本发明的第一实施例的VDMOS包括衬底10和在衬底10上生长的外延层20。衬底10充当VDMOS的漏极，其实N型半导体和重掺杂的。外延层20是N型半导体和轻掺杂的。外延层20的厚度通常是5-20um。
[0023] 沟21、22在外延层20中限定。在该实施例中，沟包括两个类型的沟21和22。这两个类型的沟21、22并列设置以及彼此间隔。沟21、22中的每个包括0.8-3um的宽度。沟21、22的深度可以小于外延层20的厚度，以及因而沟21、22完全在外延层20内，如在图1中示出的。备选地，沟21、22能延伸通过外延层20到衬底10中。
[0024] 厚的氧化物层30在沟21、22中形成，以及覆盖沟21、22的侧壁的底部部分。厚的氧化物层30的表面因而低于外延层20的表面。第一传导层40(例如，多晶硅)填充沟21、22的底部。第一传导层40充当VDMOS的屏蔽栅极。屏蔽栅极40的表面低于外延层20的表面。厚的氧化物层30围绕屏蔽栅极40.优选地，屏蔽栅极40的表面不低于厚的氧化物层30的表面。
[0025] 可选的氧化物层55在沟21和22的屏蔽栅极40的表面上形成。栅极氧化物层50覆盖在沟21、22的侧壁的顶部部分以及沟21和22中的屏蔽栅极40的顶部上。第二传导层60填充沟21、22的顶部，用于充当目前的VDMOS的控制栅极。控制栅极60向后蚀刻直到其表面，控制栅极的表面低于外延层20的表面。在该实施例中，控制栅极60的表面是凹的。
[0026] 在第二类型的沟22中，控制栅极60通过氧化物层55和50与屏蔽栅极40绝缘。而在第一类型的沟21中，屏蔽栅极40和控制栅极60通过去除氧化物层55和50而直接连接。
[0027] 本体区域23在沟21、22之间的外延层20的表面处形成。沿水平方向，本体区域23与控制栅极60对齐。通常，本体区域23是P型，以及具有高于外延层20的掺杂浓度。在该实施例中，本体区域23的厚度小于控制栅极60的厚度。即，到外延层20的本体区域23的结(Junct ion)不低于控制栅极60的底部，如沿垂直方向观察的。
[0028] 独特的掺杂区域25在本体区域23下的外延层20中形成。独特的掺杂区域25在沟21、22之间以及从本体区域23的结朝沟21、22的底部延伸。优选地，独特的掺杂区域25具有高于沟21、22的底部。在独特掺杂区域25处的杂质浓度远大于外延层20的杂质浓度。在独特的掺杂区域25中实施特定的杂质分布(例如，线性掺杂分布)，能够实现均匀的电场分布。
[0029] 对于目前的VDMOS，沟21、22之间独特掺杂区域25处的电荷耦合效果更有效，以及因而电场被进一步降低。在该独特的掺杂区域中实施例如线性掺杂分布的独特的掺杂分布提供均匀和最佳的电场。因而，能够获得最高的击穿电压。因为独特掺杂区域25处的杂质浓度比外延层20处的杂质浓度高得多，目前的VDMOS的Ron被进一步降低。
[0030] 重掺杂的N+源极区域28在沟21、22之间的本体区域23的表面处形成。沟道27因而在N+源极区域28和外延层20之间形成，邻近第二类型的沟22的控制栅极60。沟道27形成由控制栅极60控制。
[0031] 绝缘层70在外延层20的表面上形成以及覆盖沟21、22。绝缘层70通常包括USG(无掺杂的硅酸盐玻璃)和BPSG(掺杂硼磷的硅玻璃)。两个接触孔71和72在绝缘层70中限定，从而分别对应于第一类型的沟的横向的两侧。接触孔71和72每个延伸通过绝缘层70和N+源极区域到第一类型的沟21的控制栅极60的侧面和本体区域23。
[0032] P+本体拾取区域29通过经由接触孔71和72将P+杂质重植入到本体区域23中在邻近于第一类型的沟21的本体区域23的横向侧处形成。P+本体拾取区域29接近第一类型的沟21，同时远离第二类型的沟。金属层80在绝缘层70上形成。金属层80分别填充到两个接触孔
71和72中以形成两个对接触点，这两个对接触点将N+源极区域28、P+本体拾取区域29和第一类型的沟21内部的控制栅极60/屏蔽栅极40连接在一起。
[0033] 图2-5示出目前的VDMOS的备选实施例，其在结构方面类似于第一实施例。
[0034] 对于图2的第二实施例，VDMOS具有通过氧化物层50、55而隔离的沟21、22所有中的屏蔽栅极40和控制栅极60。接触孔71和72延伸到第一类型的沟21中的控制栅极60中。接触孔71和72中的金属层80的对接触点将N+源极区域28、P+本体拾取区域29和第一类型的沟21中的控制栅极60连接在一起。
[0035] 对于根据第三实施例的VDMOS，如在图3中示出的，屏蔽栅极40填充第一类型的沟21。第一类型的沟21中的厚的氧化物层30完全覆盖侧壁，以及围绕屏蔽栅极40。因而，控制栅极60不再在第一类型的沟21中形成。接触孔71和72中的对接触点将N+源极区域28、P+本体拾取区域29和第一类型的沟21中的屏蔽栅极40连接在一起。
[0036] 在第四实施例中，如在图4中示出的，第一类型的沟21中的控制栅极60由绝缘氧化物层取代，所述绝缘氧化物层能够优选地在材料方面与绝缘层70相同。第一类型的沟21中的屏蔽栅极40因此完全被覆盖。因而，接触孔71和72中的对接触点将N+源极区域28和P+本体拾取区域29连接在一起。
[0037] 参考图5，根据第五实施例的VDMOS在绝缘层70方面不同于第一实施例。在该实施例中，绝缘层70仅限定一个接触孔91。接触孔91具有比第一类型的沟21的宽度更大的宽度，以及完全重叠第一类型的沟21。接触孔91的两个横向侧延伸到邻近于第一类型的沟21的源极区域28中。因此，接触孔91中的一个对接触点被形成以及将N+源极区域28、P+本体拾取区域29和第一类型的沟21中的控制栅极/屏蔽栅极40连接在一起。
[0038] 形成目前的VDMOS的示例方法将如下详细描述。
[0039] 如在图6中示出的，首先，提供重掺杂N型衬底10以及N型外延层20在衬底10的表面上生长。第一掩膜然后用于限定沟图案。硅蚀刻用于蚀刻外延层20到预定义深度以形成第一和第二类型的沟21、22。
[0040] 参考图7，厚的氧化物层30然后沉积在外延层20上。厚的氧化物层30覆盖沟21、22的侧壁。例如多晶硅的第一传导层40然后填充沟21、22以形成屏蔽栅极。第一传导层40被厚的氧化物层30围绕。全面蚀刻(blanket etch)然后用于去除传导层40的顶部部分。传导层40的剩余的底部部分具有低于外延层20的表面，底部传导层40充当屏蔽栅极。
[0041] 参考图8，厚的氧化物层30然后通过湿的蚀刻来蚀刻。屏蔽栅极40上的厚的氧化物层30的顶部部分被去除。蚀刻的厚氧化物层30具有不高于屏蔽栅极40的表面的表面。因而，外延层20的表面以及沟21、22的侧壁的顶部部分被暴露。
[0042] 对于第三实施例的VDMOS，第一类型的沟21中厚的氧化物层30和第一传导层40的顶部部分未被去除。因而，屏蔽栅极40填充第一类型的沟21。
[0043] 参考图9，可选的氧化物层55然后沉积在外延层20上，以及覆盖屏蔽栅极40的表面和侧壁的暴露的顶部部分。该可选的氧化物层55然后被蚀刻以去除沟21、22的暴露的侧壁和外延层20上其的部分。栅极氧化物层50然后在沟21、22中形成以及覆盖暴露的侧壁和屏蔽栅极40。
[0044] 参考图10，第二掩膜然后用于去除第一类型的沟21内部屏蔽栅极40上可选层55和氧化物层50的部分。为了制造第二实施例的VDMOS，该步骤，即去除第一类型的沟21内部的可选的层55和氧化物层50，应该被删除。
[0045] 如在图11中示出的，第二传导层60然后用于填充第一和第二类型的沟21、22的剩余顶部。另外的全面蚀刻用于去除第二传导层60的顶部部分直到其表面低于外延层20的表面。剩余的第二传导层60充当控制栅极。
[0046] 对于第四实施例的VDMOS，第一类型的沟21的剩余顶部填充由绝缘氧化物层而不是第二传导层60。因而，控制栅极60不存在于第四实施例的VDMOS的第一类型的沟21中。另外，对于具有填充第一沟21的屏蔽栅极40的第三实施例的VDMOS，在第一类型的沟21中形成第二传导层60因而应该被删除。
[0047] 参考图12，P型本体区域23然后通过将P型杂质植入到外延层20中来形成以及接着驱入(drive-in)过程。本体区域形成在外延层20的表面处以及沟21、22之间。本体区域23与控制栅极60沿水平方向对齐。N+源极区域28通过将N型杂质重植入到外延层20的表面中而形成。N+源极区域28被本体区域23完全重叠。
[0048] 多倍高能N型植入和驱入过程用于形成本体区域23下外延层20中独特的掺杂区域25。优选地，独特的掺杂区域25具有高于沟21、22的底部的底部。在形成本体区域23之后或在形成沟21、22之前能够形成独特的掺杂区域25。
[0049] 参考图13，绝缘层70然后沉积以覆盖外延层20和沟21、22。接触掩膜用于限定对应于第一类型的沟21的两个横向侧的两个接触孔。对于第五实施例的VDMOS，接触孔91能够在数量上是一个以及完全重叠第一类型的沟21。去除接触孔71、72中的氧化物，接触孔71、72到达第一类型的沟中的本体区域23和控制栅极60。需要硅凹槽蚀刻以去除接触孔71、72内部的N+源极区域28。
[0050] 参考图14，P+掺杂剂然后经由接触孔71、72植入到本体区域23中以形成接近第一类型的沟21的P+本体拾取区域29。最后，如在图1中示出的，金属层80沉积在绝缘层70上以及填充接触孔71、72。金属层80填充在接触孔71、72中，用于将N+源极区域28、P+本体拾取区域29和第一类型的沟21中的控制栅极60连接在一起。金属掩膜用于限定金属层80中的源极和栅极盘区域，从而形成目前的VDMOS。
[0051] 尽管本发明参考一个或更多优选实施例描述，本领域技术人员应该理解的是，各种修改是可能的。因此，本发明的范围要由参考随附权利要求来确定。
