具有镜像落着区的多层三维结构及集成电路

摘要

本发明公开了一种具有镜像落着区的多层三维结构及一种集成电路，集成电路包括区块以及位于区块之上的全局线。区块包括多个阶层，阶层包括存储单元的的二维阵列，二维阵列包括与耦接于对应的多个存储单元的垂直线交错的水平线，阶层包括与给定区块中的水平线电性连接的接触垫。全局线包括连接器。连接器耦接于给定的全局线，而使其耦接至区块的对应接触垫的落着区。区块包括第一区块与第二区块，配置为有关第一区块的第一组这些接触垫相邻于有关第二区块的第二组这些接触垫，第一区块及第二区块两者的接触垫的落着区是彼此为镜像表面。水平线可为位线，而垂直线可为字线。

权利要求

1.一种集成电路，包括：

多个区块，这些区块中的多个该区块包括多个阶层，这些阶层中的多个该阶层包括相对应的多个存储单元的多个二维阵列，相对应的这些二维阵列包括多个水平线，这些水平线是与多个垂直线交错，这些垂直线是耦接于这些二维阵列中对应的这些存储单元，其中这些区块中的一给定区块中的这些阶层中的该多个该阶层包括对应的多个接触垫，这些接触垫与该给定区块中这些水平线电性连接；

多个全局线，位于这些区块之上，这些全局线中的多个该全局线包括多个连接器，这些连接器中的多个该连接器是耦接于给定的这些全局线，而使给定的这些全局线耦接至这些区块的对应的接触垫的多个落着区；以及其中这些区块包括一第一区块与一第二区块，是配置为有关该第一区块的一第一组这些接触垫相邻于有关该第二区块的一第二组这些接触垫，该第一区块的该第一组这些接触垫的这些落着区与该第二区块的该第二组这些接触垫的这些落着区是彼此为多个镜像表面；其中该第一组这些接触垫及该第二组这些接触垫为V字形排列。

2.根据权利要求1所述的集成电路，其中：

各这些区块之中系有N个这些阶层，这些阶层的一阶层指数分别为1至N；

这些连接器配置为对应这些全局线中的该多个该全局线，使得有关该第一区块的该第一组这些接触垫的这些阶层中的该阶层指数自一第一阶层至一第二阶层是朝着该第二组这些接触垫的相对应的这些阶层以阶梯状方式改变；以及有关该第二区块的该第二组这些接触垫的这些阶层中的该阶层指数自该第一阶层至该第二阶层是朝着该第一组这些接触垫的相对应的这些阶层以阶梯状方式改变。

3.根据权利要求2所述的集成电路，其中该第一区块中接触位于该第一阶层的这些接触垫的这些连接器是与该第二区块中接触位于该第一阶层的这些接触垫的这些连接器相邻，且其间没有其他的连接器。

4.一种三维结构，包括：

一基板；

多个绝缘层及多个有源层于该基板之上交替叠层所形成的多个阶层的一第一单元及一第二单元；

该第一单元包括一第一有源层至一第n有源层，其中该第一单元的该第一有源层位于一选定阶层；

该第二单元包括该第一有源层至该第n有源层，其中该第二单元的该第一有源层位于该选定阶层；

该第一单元及该第二单元各包括于这些有源层之上的多个落着区的一阶梯状排列；

该第一单元及该第二单元的这些落着区是彼此为多个镜像表面，这些镜像表面是形成V字形排列；

一绝缘材料，位于该落着区之上；以及

多个层间导体，穿过该绝缘材料至该第一单元及该第二单元的这些落着区的这些阶梯状排列，以电性接触各该第一单元及该第二单元之中的这些落着区。

5.根据权利要求4所述的三维结构，更包括：

多个区块，这些区块中的该多个该区块包括对应至该第一有源层至该第n有源层的多个阶层，这些阶层中的该多个该阶层包括相对应的多个存储单元的多个二维阵列，相对应的这些二维阵列包括多个水平线，这些水平线是选自于多个位线或多个字线中的其中一种，这些水平线是与多个垂直线交错，这些垂直线是选自于这些位线或这些字线中未选为这些水平线者，其中这些阶层中的该多个该阶层被连接至对应的这些有源层中的这些落着区，使得这些落着区被电性连接至一给定区块中的这些水平线。

6.一种三维结构，包括：

一基板；

多个绝缘层及多个有源层于该基板之上交替叠层所形成的多个阶层的一第一单元及一第二单元；

该第一单元包括一第一有源层至一第n有源层，其中该第一单元的该第一有源层位于一选定阶层，其中n为大于3的正整数；

该第二单元包括该第一有源层至一第m有源层，其中该第二单元的该第一有源层位于该选定阶层，其中m为小于等于该n的正整数；

该第一单元及该第二单元各包括于这些有源层之上的多个落着区的一阶梯状排列，以及自这些落着区延伸的多个侧表面；

该第一单元及该第二单元的这些落着区于该第一有源层至第该m有源层中是彼此为多个镜像表面；

一刻蚀停止层，位于该第一单元及该第二单元的这些落着区及这些侧表面之上，而沿着这些侧表面形成多个刻蚀停止侧壁；

一绝缘层，位于该刻蚀停止层之上；

多个区块，这些区块中的多个该区块包括对应至该第一有源层至该第n有源层的多个阶层，这些阶层中的多个该阶层包括相对应的多个存储单元的多个二维阵列，相对应的这些二维阵列包括多个水平线，这些水平线是选自于多个位线或多个字线中的其中一种，这些水平线是与多个垂直线交错，这些垂直线是选自于这些位线或这些字线中未选为这些水平线的一种，其中这些阶层中的该多个该阶层被连接至对应的这些有源层中的这些落着区，使得这些落着区被电性连接至一给定区块中的这些水平线；

多个层间导体，穿过该绝缘层及该刻蚀停止层至该第一单元及该第二单元的这些落着区的这些阶梯状排列，以电性接触各该第一单元及该第二单元之中的这些落着区。

7.根据权利要求6所述的三维结构，其中m等于n。

8.根据权利要求6所述的三维结构，其中接触该第一单元中的这些落着区的这些层间导体是与接触该第二单元中的这些落着区的这些层间导体相对设置，且其间没有其他的层间导体。

说明书

具有镜像落着区的多层三维结构及集成电路

技术领域

[0001] 本发明是有关于一种三维集成电路(3-D integrated circuit)的装置，且特别是有关于一种改良接触有源层(active layers)的落着区(landing regions)的层间导体(interlayer conductors)其工艺裕度(process window)的装置。

背景技术

[0002] 三维集成电路包括多个有源层，其中设置有导体元件或半导体元件。三维存储器集成电路包括二维存储单元阵列的叠层。叠层中的有源层可例如包括位线(bit lines)或字线(word lines)，这些位线或字线必须被连接到外围电路，例如译码器(decoder)、感测放大器(sense amplifier)和类似者。在一些配置中，此连接是使用从各有源层延伸至一路由层(routing layer)的层间导体来达成，路由层例如是位于二维阵列叠层上方的一图案化金属层。图案化金属层可用以在阵列和适当的外围电路之间传递讯号和偏压。类似的讯号路由结构可用于三维集成电路的其他类型。

[0003] 三维集成电路也可包括其他种类的结构，包括三维垂直栅极结构(vertical gate structure)以及三维垂直通道结构(vertical channel structure)。这两种都具有交错的有源层与绝缘层的叠层，并具有延伸至位于不同的有源层之上的落着区的层间导体，此些落着区又称为落着垫(landing pads)。

[0004] 层间导体具有依形成接触的有源层而变化的长度。随着有源层的数目增加，包括于层间导体的形成中的一些工艺可能变得更加困难。其中一个变得更加困难的理由是在于，随着层间导体的长度变长，此层间导体逐渐变细而得到较小的径向尺寸(diametrical dimension)，如此一来减低了在层间导体与有源层上的落着区之间的工艺裕度。

发明内容

[0005] 本发明是叙述一种集成电路，包括区块以及位于区块之上的全局线(global lines)。区块包括多个阶层(levels)，阶层包括相对应的存储单元二维阵列，相对应的二维阵列包括与耦接于阵列中对应的多个存储单元的垂直线(vertical lines)交错的水平线(horizontal lines)。给定区块中的阶层包括与给定区块中的水平线电性连接的对应的接触垫(contact pads)。全局线包括连接器(connectors)。连接器耦接于给定的全局线，而使其耦接至区块的对应接触垫的落着区。区块包括第一区块与第二区块，配置为有关第一区块的第一组这些接触垫相邻于有关第二区块的第二组这些接触垫。第一区块及第二区块两者的接触垫的落着区是彼此为多个镜像表面(mirror image surfaces)。

[0006] 本发明所叙述的集成电路的实施例可包括下列内容中的一种或是多种。水平线可为位线，而垂直线可为字线。每一个区块可具有N个阶层(此处N个阶层的阶层指数(level index)z分别为1至N)；连接器可配置为对应全局线，使得有关第一区块的第一组这些接触垫的阶层中的阶层指数自第一阶层至第二阶层可朝着第二组这些接触垫的相对应的阶层以阶梯状方式改变；有关第二区块的第二组这些接触垫的阶层中的阶层指数自第一阶层至第二阶层可朝着第一组这些接触垫的相对应的阶层以阶梯状方式(stepped fashion)改变；并且，第一区块与第二区块中接触位于第一阶层的接触垫的连接器可彼此相邻，且其间没有其他的连接器。第一组这些接触垫及第二组这些接触垫可大致上为V字形排列(V-shaped arrangement)。存储单元的阵列可包括与非门阵列(NAND arrays)，且水平线可包括区域字线(local bit lines)。

[0007] 本发明是叙述一种三维结构，包括基板，以及绝缘层及有源层于基板之上交替叠层所形成的多个阶层的第一单元(first unit)及第二单元(second unit)。第一单元包括第一至第n有源层，其中第一单元的第一有源层位于一选定阶层。第二单元包括第一至第n有源层，其中第二单元的第一有源层位于此选定阶层。第一单元及第二单元各包括于有源层之上的落着区的阶梯状排列(stair step arrangements)。第一单元及第二单元的落着区是彼此为镜像表面。绝缘层位于落着区之上。层间导体穿过绝缘层至第一单元及第二单元的落着区的阶梯状排列，以电性接触各第一单元及第二单元中的落着区。

[0008] 本发明所叙述的三维结构的实施例可包括下列内容。多个区块，其中的多个区块包括对应至第一至第n有源层的多个阶层，阶层包括相对应的存储单元二维阵列。相对应的二维阵列包括水平线，水平线选自于位线或字线中的其中一种，水平线与垂直线交错，垂直线选自于位线或字线中未选为水平线者。阶层连接至对应的有源层中的落着区，使得落着区电性连接至给定区块中的水平线。

[0009] 本发明所叙述的三维结构的实施例可包括下列内容中的一种或是多种。绝缘套筒(insulating sleeve)可将绝缘层与层间导体分开。层间导体可电性接触各第一单元及第二单元的落着区。镜像表面可形成大致上为V字形排列。接触第一单元及第二单元中的落着区的层间导体可彼此相对设置，且其间没有其他的层间导体。镜像表面可形成大致上为倒V字形排列。

[0010] 这里叙述的技术的其他方面和优点，可参考接下来的图式、实施方式和权利要求范围而得见。

附图说明

[0011] 图1绘示一具有交替叠层的有源层与绝缘层及第一、第二阶梯状单元的三维结构的简化剖面图。

[0012] 图1A绘示图1所示的结构的部分放大图。

[0013] 图1B绘示一三维结构的部分的简化剖面图，说明当相邻的阶梯状单元不具有镜像对称时所造成的问题。

[0014] 图1C绘示V字形阶梯状单元及倒V字形阶梯状单元的简单表示。

[0015] 图2至图11绘示形成图1所示的三维结构的例示工艺步骤。

[0016] 图2绘示有源层与绝缘层交替叠层形成的第一叠层及第二叠层，其间以第一光刻胶层及第二光刻胶层电性分离，并绘示经过第一刻蚀后的结构。

[0017] 图3绘示图2的结构经过第二刻蚀后的结构。

[0018] 图4绘示图3的结构经过进一步沉积光刻胶材料，形成再沉积第一光刻胶层及再沉积第二光刻胶层后的结构。

[0019] 图5绘示图4的结构经过第三刻蚀后的结构。

[0020] 图6绘示图5的结构经过进一步沉积光刻胶材料，形成第二再沉积第一光刻胶层及第二再沉积第二光刻胶层后的结构。

[0021] 图7绘示图6的结构经过第四刻蚀后的结构。

[0022] 图8绘示移除图7的结构中的第二再沉积第一光刻胶层及第二再沉积第二光刻胶层后的结构。

[0023] 图9绘示对图8的结构设置刻蚀停止层(etch stop layers)后的结构。

[0024] 图10绘示在具有刻蚀停止层的图9的结构之上覆盖绝缘材料后的结构。

[0025] 图11绘示图10的结构形成穿过绝缘材料、刻蚀停止层及最上层的绝缘层，并具有层间导体延伸至并接触每一阶梯状单元的有源层的接触垫落着区的孔洞后的结构。

[0026] 图12绘示一三维存储器结构的示意性俯视图，包括与图1的三维结构类似的第一阶梯状单元及第二阶梯状单元。

[0027] 图12A绘示图12的三维存储器结构重复两次的示例性简化布局图，说明全局位线(global bit lines)可如何连接相邻的三维存储器结构，以对不同的三维存储器结构中阶梯状单元的每一侧上的晶体管/存储器元件的区块提供存取。

[0028] 图13绘示一三维与非门存储器阵列结构的透视图。为了说明目的，绝缘材料是从图中移除，以暴露出其他更多结构。

[0029] 图14绘示根据目前技术的一实施例，使用存储单元及偏压电路的集成电路存储器的简化方块流程图。

[0030] 【符号说明】

[0031] 1-1：割面线

[0032] 10：三维结构

[0033] 12：有源层

[0034] 14：绝缘层

[0035] 15：基板

[0036] 16：第一阶梯状单元

[0037] 18：第二阶梯状单元

[0038] 18A、18B：阶梯状单元

[0039] 20、20A：落着区

[0040] 22、22.1、22.2：侧表面

[0041] 24、24A：层间导体

[0042] 26：绝缘套筒

[0043] 28：绝缘材料

[0044] 30：刻蚀停止层

[0045] 32、32A：刻蚀停止侧壁

[0046] 34：第一叠层

[0047] 36：第二叠层

[0048] 38：第一光刻胶层

[0049] 40：第二光刻胶层

[0050] 42：第一开口区

[0051] 44：第二光刻胶层单元

[0052] 46：延伸第一开口区

[0053] 48：再沉积第一光刻胶层

[0054] 50：再沉积第二光刻胶层

[0055] 52：第二开口区

[0056] 54：延伸第二开口区

[0057] 56：第二再沉积第一光刻胶层

[0058] 58：第二再沉积第二光刻胶层

[0059] 60：第三开口区

[0060] 62：延伸第三开口区

[0061] 64、P1～P8：位置

[0062] 68：三维存储器结构

[0063] 70、125-1～125-N：字线

[0064] 72、73：垂直栅极晶体管/存储单元

[0065] 74：串行选择线栅极

[0066] 76：第一方向

[0067] 78：第一区块

[0068] 79：第二区块

[0069] 80：第三区块

[0070] 81：第四区块

[0071] 102、103、104、105、112、113、114、115：半导体条带

[0072] 102B、103B、104B、105B、112A、113A、114A、115A：位线接触垫结构[0073] 109、119：串行选择线栅极结构

[0074] 126、127：接地选择线

[0075] 128：源极线

[0076] 1058：平面译码器

[0077] 1059：位线

[0078] 1060：阵列

[0079] 1061：列译码器

[0080] 1062：字线

[0081] 1063：行译码器

[0082] 1064：串行选择线

[0083] 1065：总线

[0084] 1066、1068：方块

[0085] 1067：数据总线

[0086] 1069：状态机

[0087] 1071：数据输入线

[0088] 1072：数据输出线

[0089] 1074：其他电路

[0090] 1075：集成电路

[0091] BL0～BL15：全局位线

[0092] L1～L8：阶层

[0093] ML1～ML3：金属层

具体实施方式

[0094] 以下的叙述将典型地参照特定的实施例和方法。能够了解到的是，这并非是要将本发明限制于这些特定揭露的实施例和方法，相对地，本发明可使用其他元件、方法和实施例加以实施。本发明是以叙述较佳的实施例来描述，但并未就此限制其范围，本发明的范围是由权利要求范围所定义。本发明所属技术领域具有通常知识者将基于以下叙述而了解到各种等效的变化。各种不同的实施例中相似的元件通常对应相似的元件符号。并且，除非有6
另外特别的叙述，绝缘体与导体意指体积电阻率(bulk electrical resistivity)至少10欧姆-厘米的电性绝缘体，更可为至少108欧姆-厘米的电性绝缘体，更可为至少1012欧姆-厘米的电性绝缘体，以及体积电阻率介于10-6至1欧姆-厘米之间的电性导体。

[0095] 图1绘示具有多个阶层的三维结构10的简化剖面图，此些阶层于图中标示为L1至L8，是于基板15之上具有交替叠层的有源层12及绝缘层14。有源层12及绝缘层14形成的交替叠层，形成了第一阶梯状单元16及第二阶梯状单元18，彼此互为镜像。第一阶梯状单元16及第二阶梯状单元18为有源层12的接触垫上的落着区20，以及图1A所示，自位置P1至P7的落着区所延伸的侧表面22.1及22.2的阶梯状排列。侧表面22.1及22.2，合称为侧表面22，形成于相邻于落着区20的有源层12及绝缘层14的边缘上。落着区20位于每一个第一阶梯状单元16及第二阶梯状单元18的每个位置P1至P8。于一些实施例中，有源层12及绝缘层14的位置可以交换，使得在此些实施例中，只会形成相对应于侧表面22.1的侧表面。有源层12为由半导体材料、导体材料，或其组合所形成的导电层，并与绝缘层的区隔在于有源层乘载用于元件的任务功能(mission function)的电压与电流，而绝缘层则将有源层彼此之间分开。于此实施例中，有源层12是由图案化多晶硅层所组成，并具有适于实施存储器结构的掺杂图案。绝缘层14为电性绝缘层，于此实施例中是由二氧化硅(silicon dioxide，SiO2)所组成。其他电性绝缘的材料，例如硅氮化物、硅氮氧化物，以及其他可操作为层间介电层的材料，也可用来作为绝缘层14。

[0096] 层间导体24，由绝缘套筒26所围绕，穿过绝缘层28以接触位于每一个第一阶梯状单元16及第二阶梯状单元18的每个位置P1至P8的落着区20的有源层12。刻蚀停止层30覆盖于落着区20及侧表面22之上，除了落着区20中由层间导体24及绝缘套筒26所占据的部分。层间导体24为导电材料。

[0097] 于此实施例中，层间导体24为掺杂多晶硅(使用例如砷、磷、硼的掺杂物)。然而，其他导电材料，例如其他掺杂半导体、金属、例如金属硅化物的导电性金属化合物，以及这些材料的组合，也都可以使用。

[0098] 绝缘套筒26是由电性绝缘材料所制，于此实施例中例如硅氮化物(SiN)，且可与用于绝缘层14的材料为同一种或者是不同种的材料。

[0099] 刻蚀停止层30为电性绝缘材料，选自于刻蚀特性与用于绝缘材料28的材料不同的材料。于一实施例中，刻蚀停止层30可为硅氮化物，而例如搭配与硅氧化物为材料的绝缘材料28。其他材料例如硅氮氧化物(SiON)也可用于刻蚀停止层30。

[0100] 图1B说明当相邻的阶梯状单元，例如阶梯状单元18A及阶梯状单元18B，不具有镜像对称时所造成的问题。于图1B所示的例子中，位于大部分的位置P2至P8间的刻蚀停止侧壁(etch stop sidewall)32相对较短，而不会明显影响到层间导体24形成在接触区20上的工艺裕度。然而，位于阶梯状单元18A的位置P8及阶梯状单元18B的位置P1之间，因而相邻于阶梯状单元18B的层间导体24A的刻蚀停止侧壁32A，由于其高度而拥有锥状外形(tapered profile)。随着刻蚀停止侧壁32A逐渐靠近位于位置P1的落着区20A，其厚度也随之而增加。刻蚀停止侧壁32A的锥状外形因而降低了位于阶梯状单元18B的位置P1的层间导体24A的接触工艺裕度。

[0101] 互为镜像的第一阶梯状单元16及第二阶梯状单元18，其落着区20大致上为V字形。也就是说，穿过第一阶梯状单元16及第二阶梯状单元18的每个落着区的中心的线(未绘示)，于此实施例中会形成宽而低仰角(low angle)的V字形。虽然在此处揭露的实施例中，穿过每一个第一阶梯状单元16及第二阶梯状单元18的每个落着区的中心的线是单一直线，然而每个阶梯状单元可定义为一组直线、单一曲线、一组曲线，或直线与曲线的组合。因此，大致上为V字形的镜像阶梯状单元包括具有其他镜像形状的阶梯状单元，其他镜像形状包括例如较窄、较高仰角的V字形，以及于通过每个落着区20的线较靠近基板15而为曲线的时候，可被描述为大致上为U字形者。

[0102] 图1C说明了V字形阶梯状单元以及倒V字形阶梯状单元。V字形阶梯状单元以及倒V字形阶梯状单元两者均提供了优点在于，避免在如图1B的刻蚀停止侧壁32A一般，高而锥状的刻蚀停止侧壁旁边，形成由绝缘套筒26围绕的层状导体24的通道的开口。也就是说，相邻的阶梯状单元中相邻的层间导体24的工艺裕度大小，不再小如阶梯状单元18B的层间导体24A中位于位置P1者的工艺裕度。图1C也说明了当相邻的阶梯状单元不具有相同数量落着区时的状况。

[0103] 图2至图11绘示形成图1所示的三维结构的例示工艺步骤。

[0104] 图2绘示有源层12与绝缘层14交替叠层形成的第一叠层34及第二叠层36的剖面图。第一光刻胶层38覆盖第一叠层34及第二叠层36。第二光刻胶层40是覆盖第一光刻胶层38形成。于此实施例中，刻蚀第二光刻胶层40以于第二光刻胶层单元44之间形成第一开口区42。第一叠层34与第二叠层36的第一开口区42、第二光刻胶层单元44，是彼此为镜像。第一开口区42位于第一叠层34及第二叠层36两者的位置P1、P3、P5以及P7。

[0105] 图3绘示图2的结构经过第二刻蚀，透过第一开口区42刻蚀第一光刻胶层38形成延伸第一开口区46。此第一次叠层刻蚀步骤移除了2n-1层的绝缘层14及有源层12，其中n＝1，因为此为第一次叠层刻蚀步骤。因此，第一叠层刻蚀步骤移除了20＝1层的绝缘层14及有源层12，也就是第一叠层34及第二叠层36中最上面一层的有源层12及绝缘层14。

[0106] 图4绘示图3的结构经过进一步沉积光刻胶材料，形成再沉积第一光刻胶层48，接着再沉积光刻胶材料，形成再沉积第二光刻胶层50。所示的再沉积第二光刻胶层50是接着于其上进行第二镜像刻蚀，形成向下延伸至再沉积第一光刻胶层48的第二开口区52。第二开口区52位于每一个第一叠层34及第二叠层36的位置P1、P2、P5以及P6。

[0107] 图5绘示图4的结构经过第三刻蚀，形成延伸第二开口区54，并于第一叠层34及第二叠层36中位置P1、P5额外刻蚀了2n-1＝21＝2层的绝缘层14及有源层12。此一刻蚀步骤也刻蚀了每一个第一叠层34及第二叠层36的位置P2、P6的最上面二层的绝缘层14及有源层12。

[0108] 图6绘示图5的结构经过进一步沉积光刻胶材料，形成第二再沉积第一光刻胶层56，接着再沉积光刻胶材料，形成第二再沉积第二光刻胶层58。所示的第二再沉积第二光刻胶层58是接着于其上进行第三镜像刻蚀，形成向下延伸至第二再沉积第一光刻胶层56的第三开口区60。第三开口区60位于每一个第一叠层34及第二叠层36的位置P1、P2、P3以及P4。

[0109] 图7绘示图6的结构经过第四刻蚀，形成延伸第三开口区62，并于第一叠层34及第二叠层36中位置P4刻蚀了最上方2n-1＝23-1＝22＝4层的绝缘层14及有源层12，并于位置P1、P2、P3额外刻蚀了四层绝缘层14及有源层12。

[0110] 图8绘示移除图7的结构中的第二再沉积第二光刻胶层58及第二再沉积第一光刻胶层56。这样做暴露了位于每一个第一叠层34及第二叠层36的每个位置P1至P8的有源层12上的落着区20。此外也暴露了自落着区20延伸的侧表面22.1。图9绘示图8的结构，更具有覆盖落着区20及侧表面22.1以及位于第一叠层34及第二叠层36中相对的位置P1的有源层12及绝缘层14之间的位置64的刻蚀停止层30。图10绘示在具有刻蚀停止层30的图9的结构之上覆盖绝缘材料28。

[0111] 图11绘示图10的结构，于每一个第一叠层34及第二叠层36的每个位置P1至P8形成穿过绝缘材料28、刻蚀停止层30及最上层的绝缘层14的孔洞后的结构。绝缘套筒26于每一个孔洞中围绕层间导体24。层间导体24延伸至并接触位于每一个第一阶梯状单元16及第二阶梯状单元18中的每个位置P1至P8的有源层12的落着区20。形成于层间导体24的顶端者为全局位线BL0至BL15。

[0112] 图12绘示三维存储器结构68的示意性俯视图，包括与图1、图11的三维结构类似的第一阶梯状单元16及第二阶梯状单元18，加上一些相关的电路。图12A绘示图12的三维存储器结构68重复两次的示例性简化布局图。图12的布局绘示了三维垂直栅极结构，然而此处所讨论的技术也可以用其他的结构，例如三维垂直通道结构。图12绘示第一阶梯状单元16及第二阶梯状单元18沿着第一方向76于位置P1至P8具有落着区20。全局位线BL0至BL15位于落着区20之上，并电性连接自每一个落着区20延伸的层间导体24。全局位线BL0至BL15，又被指称为全局线，是有关于位于图13中金属层ML3的全局线。

[0113] 有关于图13中串行选择线(string select line，SSL)栅极结构109的串行选择线栅极74，亦绘示于图12中。串行选择线栅极结构109耦接于位于接地选择线(ground select line，GSL)127的垂直栅极晶体管/存储单元72的叠层，以及位于字线125-1至125-N的垂直栅极晶体管/存储单元73的叠层；于此实施例中字线125-1至125-N可称为垂直线。此连结于图13中所绘示，是通过例如半导体条带(semiconductor strips)112至115以及半导体条带102至105等导体。半导体条带112至115以及半导体条带102至105是作为水平线，于此实施例中为水平局部位线(local bit lines)。每一个字线125-1至125-N的垂直栅极晶体管/存储单元73是作为存储单元的二维阵列。

[0114] 串选择栅74的第一区块78及第二区块79以及相关的晶体管/存储单元的区块，请参照图12A，位于第一阶梯状单元16及第二阶梯状单元18的一侧并彼此相邻；串选择栅74的第三区块80及第四区块81以及相关的晶体管/存储单元的区块，位于第一阶梯状单元16及第二阶梯状单元18的另一侧并彼此相邻。

[0115] 图12的字线70为水平线，是垂直于全局位线BL0至BL15延伸，并与图13的垂直栅极晶体管/存储单元73电性连接。字线70是对应于图13所示的垂直延伸的字线125-1至125-N的水平延伸排列之上的导电结构。

[0116] 图12A说明全局位线BL0至BL15可如何连接相邻的三维存储器结构68，以对相邻的三维存储器结构68中第一阶梯状单元16以及第二阶梯状单元18的每一侧上的晶体管/存储器元件的第一区块78、第二区块79、第三区块80以及第四区块81提供存取。在实际操作上，通常形成了数以万计的三维存储器结构68。图12A中的割面线(cutting plane line)1-1是大致上对应于图11所示的剖面图。在其他实施例中，位线可为垂直线而字线可为水平线。

[0117] 于所示的实施例中，第一区块78、第二区块79、第三区块80以及第四区块81共享了第一阶梯状单元16以及第二阶梯状单元18的落着区20，使得同一个落着区可被视为多于一个区块的一部分。于其他的实施例中，阶梯状单元的落着区也可以不共享，使得在这样的情况下，落着区可视为单一区块的一部分。除了相邻的区块在同一个方向上共享落着区之外，落着区可在一个方向上仅属于一个区块。于图12及图12A中，已绘示了第一区块78、第二区块79、第三区块80以及第四区块81，为了要绘示清楚的缘故，在标示时使其不包括落着区20。然而，落着区可将其中一侧或是两侧视为区块的一部分。

[0118] 图13绘示一三维与非门存储器阵列结构的透视图。为了说明目的，是将图中的绝缘材料移除，以暴露出其他更多结构。举例来说，是将叠层中的半导体条带(例如半导体条带112至115)之间的绝缘层移除，并将半导体条带叠层之间的绝缘层移除。

[0119] 多层的阵列是形成在一绝缘层上，并包括与多个叠层共形的多条字线125-1至125-N。此多个叠层包括半导体条带112、113、114、115。在相同平面中，半导体条带被电性耦接至对应的位线接触垫结构(例如位线接触垫结构102B至105B，以及位线接触垫结构112A至115A)。

[0120] 所示的字线125-1至125-N编号从整体结构的后面往前面自1增加到N，是用于偶数的存储器页(memory pages)。对于奇数的存储器页，字线125-1至125-N编号从整体结构的后面往前面自N减少到1。

[0121] 位线接触垫结构112A、113A、114A、115A在结构的各层有源层终止半导体条带，例如半导体条带112、113、114、115。如图所示，这些位线接触垫结构112A、113A、114A、115A被电性连接至位于上方的图案化导体层(金属层ML3)中的不同全局位线，以连接至译码电路，以选择阵列中的平面。这些位线接触垫结构112A、113A、114A、115A可在定义出多个叠层的同时被图案化。

[0122] 位线接触垫结构102B、103B、104B、105B终止半导体条带，例如半导体条带102、103、104、105。如图所示，这些位线接触垫结构102B、103B、104B、105B被电性连接至位于上方的图案化导体层(金属层ML3)中的不同全局位线，以连接至译码电路以选择阵列中的平面，和连接至感测放大器和其他电路。这些位线接触垫结构102B、103B、104B、105B可在定义出多个叠层的同时被图案化。

[0123] 任何给定的半导体条带叠层是耦接至位线接触垫结构112A、113A、114A、115A，或耦接至位线接触垫结构102B、103B、104B、105B，但不同时耦接至二者。半导体条带叠层具有位线端往源极线(source line)端的方向和源极线端往位线端的方向此二个相反方向的一者。举例而言，半导体条带112、113、114、115的叠层具有位线端往源极线端的方向；而半导体条带102、103、104、105的叠层具有源极线端往位线端的方向。在替代性的一实施例中，在区块的一有源层中的所有的半导体条带可终止于相同的位线接触垫结构。

[0124] 半导体条带112、113、114、115的叠层是由位线接触垫结构112A、113A、114A、115A终止于一端，穿过串行选择线栅极结构119、接地选择线126、字线125-1至125-N、接地选择线127，并由源极线128终止于另一端。半导体条带112、113、114、115的叠层未抵达位线接触垫结构102B、103B、104B、105B。

[0125] 半导体条带102、103、104、105的叠层是由位线接触垫结构102B、103B、104B、105B终止于一端，穿过串行选择线栅极结构109、接地选择线127、字线125-1至125-N、接地选择线126，并由一源极线(被图13中其他部分挡住)终止于另一端。半导体条带102、103、104、105的叠层未抵达位线接触垫结构112A、113A、114A、115A。

[0126] 存储器材料层将字线125-1到125-N从半导体条带112-115和102-105分隔开来。类似于字线125-1到125-N，接地选择线126及接地选择线127是与多个叠层共形(conformal)。

[0127] 全局位线和串行选择线是形成于图案化导体层，例如金属层ML1、ML2及ML3中。

[0128] 垂直栅极晶体管/存储单元72是形成于半导体条带(例如半导体条带112至115)和字线125-1至125-N之间的交点。在晶体管中，半导体条带(例如半导体条带113)作为装置的通道区(channel region)。半导体条带(例如半导体条带112至115)可作为晶体管的栅极介电质(gate dielectric)。

[0129] 串行选择结构(例如串行选择线栅极结构119、109)可在定义字线125-1至125-N的同一步骤中图案化。晶体管是形成于半导体条带(例如半导体条带112至115)和串行选择结构(例如串行选择线栅极结构119、109)之间的交点。这些晶体管作为耦接至译码电路的串行选择开关，以选择阵列中的特定叠层。

[0130] 在替代性的一例中，有源层是与字线一起图案化，且通道可垂直地位于叠层之间。举例来说，请参照于2011年1月19日申请，发明名称为“Memory Device，Manufacturing Method and Operating Method of the Same”，发明人为吕函庭和陈士弘所共有的美国专利申请公开案第2012/0182808号，其作为引证文献视为将其内容完全纳入于此。

[0131] 图13所示的三维存储器结构使用指状垂直栅极(finger vertical gates)结构，类似于在2011年4月1日申请，发明名称为“Memory Architecture of 3D Array with Alternating Memory String Orientation and String Select Structures”，发明人为吕函庭和陈士弘所共有的美国专利申请公开案第2012/0182806号所述者。于一些实施例中，可以使用三维垂直通道存储器元件来取代三维垂直栅极存储器元件，例如在2014年5月21日申请，发明名称为“3D Independent Double Gate Flash Memory”，发明人为吕函庭所共有的美国专利申请案第14/284,306号所述者，其系作为引证文献纳入于此。

[0132] 将层间导体连接至位线接垫结构上的落着区的各种技术，在工艺中使用相对厚的硬掩模。厚的硬掩模的一种类型是使用有机介电层(organic dielectric layer，ODL)作为硬掩模层。然而，为了承受多个层的工艺，有机介电层硬掩模层的厚度可能需要是2,000纳米或更高。然而，难以使用典型的旋涂工艺制造出这种厚度高于约400纳米的材料，而400纳米的厚度可能只是所需厚度的的一部分。因此，可能需要多次应用工艺以达成想要的厚度。

[0133] 硬掩模的另一种类型可由硅氮化物制成。然而与硅氮化物厚度相关的应力考虑会限制其达到此目的的有效厚度。

[0134] 图14是包括三维与非门存储器阵列的三维集成电路的示意图。集成电路1075包括三维与非门闪存阵列于半导体基板上，例如图1中所示的基板15。列译码器1061被耦接至多条字线1062，并沿着存储器阵列1060中的列配置。行译码器1063被耦接至多条SSL线1064，包括串行选择结构，行译码器1063沿着对应至存储器阵列1060中叠层的行配置，以从阵列1060中的存储单元读取和写入数据。平面译码器(plane decoder)1058是经由位线1059耦接至存储器阵列1060中的多个平面。地址是提供于总线1065而提供至行译码器1063、列译码器1061和平面译码器1058。方块1066中的感测放大器和数据输入结构在此例中经由数据总线1067耦接至行译码器1063。数据是经由数据输入线1071，从集成电路1075上的输入/输出端或其他集成电路1075内部或外部的数据源，提供至方块1066中的数据输入结构。在绘示的实施例中，其他电路1074包括于集成电路中，其他电路1074例如是一般用途处理器或特殊目的应用电路，或者是由与非门快闪存储单元阵列支持的具有系统芯片功能的模块组合。数据是经由数据输出线1072，从方块1066中的感测放大器，提供至集成电路上的输入/输出端或其他集成电路1075内部或外部的数据目标端(data destination)。

[0135] 实施于此例中使用偏压配置(bias arrangement)状态机(state machine)1069的一控制器，控制方块1068中的电压供应器所产生或提供的偏压配置供应电压(supply voltage)的应用，偏压配置供应电压例如是读取、擦除、写入、擦除验证和写入验证电压。

[0136] 控制器可使用本发明所属技术领域所知的特殊目的逻辑电路来实施。在替代性的一实施例中，控制器包括一般用途处理器，可实施于相同的集成电路中，执行计算机程序以控制装置的作业。在其他另外的实施例中，可使用特殊目的逻辑电路与一般用途处理器的组合来实施控制器。

[0137] 以上叙述中可能使用例如高于、低于、顶部、底部、上方、下方等词。这些词可能用于说明书和权利要求范围中以协助理解本发明，但并非用于作为限制性用途。当其中的元件被描述为例如同样尺寸、具有同样长度，或被描述为具有相似的态样、尺寸、长度等，是可在对于标称长度、尺寸等具有正常的制造公差的情况下视为相等。以上提及的任何和所有专利申请案和公开文件，是作为引证文献纳入于此。

[0138] 虽然本发明已以较佳实施例揭露如上，但可以理解这些例子是用来说明，而非限定本发明。可以预期本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和申请专利的范围内，可进行各种调整和组合。