一种雷达信号处理机对外通信控制系统

摘要

本发明公开了一种雷达信号处理机对外通信控制系统，包含：FPGA，其包含一收发模块，用于接口管理和串行通信的收发；DSP，其与FPGA相连，用于收发时序的控制、通信协议内容的处理和通信参数的配置；接插件，其与FPGA双向连接。本发明充分利用FPGA和DSP内部资源，不使用专门的422通信芯片，减少相应外围电路设计，稳定实现信号处理机对雷达其他组件的通信控制，降低单机的功耗和器件成本；实现参数配置，满足系统工作模式多样化的要求。

权利要求

1.一种雷达信号处理机对外通信控制系统，其特征在于，包含：FPGA，其包含一收发模块，用于接口管理和串行通信的收发；

DSP，其与FPGA相连，用于收发时序的控制、通信协议内容的处理和通信参数的配置；

接插件，其与FPGA双向连接；

所述的收发模块包含：

地址管理子模块，用于对地址线的译码，产生各自地址选通下对应的片选信号；

接口管理子模块，其与地址管理子模块相连，用于根据片选信号、帧头和命令字产生对应的接收/发送使能；

接收控制子模块，其与接口管理子模块相连，用于根据命令字和数据长度指令，配置接收数据长度，并按传输速率要求对通信时钟的进行分/倍频处理，产生相应的第一缓存读写使能；

发送控制子模块，其与接口管理子模块相连，用于根据命令字和数据长度指令，配置发送数据长度，并按传输速率要求对通信时钟的进行分/倍频处理，产生相应的第二缓存读写使能；

数据接收子模块，其与接收控制子模块相连，用于根据所述的接收使能和第一缓存读写使能实现数据接收；

数据发送子模块，其与发送控制子模块相连，用于根据所述的发送使能和第二缓存读写使能实现数据接收数据发送。

2.如权利要求1所述的雷达信号处理机对外通信控制系统，其特征在于，所述的接插件连接有若干个通信组件，且所述的DSP包含若干通信子模块，所述的通信组件调用对应的通信子模块执行对应的通信任务。

3.如权利要求1所述的雷达信号处理机对外通信控制系统，其特征在于，所述的收发模块中数据格式为起始位、数据位、校验位和停止位。

4.如权利要求2所述的雷达信号处理机对外通信控制系统，其特征在于，若干所述的通信子模块为第一通信子模块、第二通信子模块、第三通信子模块和第四通信子模块；所述的第一通信子模块采用变帧周期通信方式；所述的第二、三通信子模块采用的是计时器中断调用的方法；所述的第四通信子模块采用外部中断调用的方法。

说明书

一种雷达信号处理机对外通信控制系统

技术领域

[0001] 本发明涉及雷达数字信号处理领域，特别涉及一种雷达信号处理机对外通信控制系统。

背景技术

[0002] 现有的雷达系统的组件往往根据任务需求采取针对性设计，工作模式相对单一，信号处理机与系统其他组件之间的控制信号线设计大都采取的是固定连接方式。随着雷达工作体制的多样化、复合化，雷达系统的工作流程的复杂化导致各组件工作模式不再是单一或固定模式，对组件的要求日益提高；相应的，信号处理机与系统其他组件间的控制信号的数量也大幅增加，而为了避免不同速率和不同种类的控制信号在绑线间相互干扰，往往采取屏蔽线隔离的形式，传统的控制信号线的连接方法使得接插件的体积成为系统设计的重要制约因素，带来许多不必要的麻烦。同时，雷达系统还提出了系统小型化和低功耗等其他要求，硬件、软件资源需更多地要向信号处理方面倾斜，而项目与产品的研发周期一再缩减，因此信号处理机对组件的控制通信应当采取数字方式进行，通信与控制功能的实现要求基于现有硬件设计方案实现简化和通用化，以增强设计的继承性，降低调试复杂度，减少系统设计和组件间通信控制调试的时间。

[0003] 考虑到串行422通信作为一种简单稳定可靠的通信方式，充分挖掘FPGA和DSP的内部资源，不增加专门的422通信芯片和外围电路，设计一种基于串行通信的雷达信号处理机通信与控制模块的方案，实现信号处理机与雷达系统其他组件间通信控制的通用化和简化设计，满足系统工作模式多样化的要求，降低硬件成本和调试难度，缩短设计周期和研制周期。

[0004] 通过专利检索，共检索出相关专利3项，分别为：发明专利申请号CN104808189A，发明专利名称一种毫米波雷达信号处理系统及方法；发明专利申请号CN104460427A，发明专利名称模块化微型卫星平台综合电子系统；发明专利申请号CN203444102U，实用新型专利名称一种基于FPGA与以太网的船用雷达信号处理机。

[0005] 发明专利一种毫米波雷达信号处理系统及方法是基于DSP最小电路系统的一种低成本系统设计，用多通道串行通信接口配合DMA控制模块进行电路控制。发明专利模块化微型卫星平台综合电子系统中用串行通信模块实现处理器模块与平台单机、处理器模块与其它电子模块串口通信。实用新型专利一种基于FPGA与以太网的船用雷达信号处理机采用以太网和FPGA进行船用雷达信号处理机的设计，包括信号处理机和通信机构，简化了系统结构，具有可靠性高、可移植性好、实时性等特点。

[0006] 通过文章检索，共检索出相关文章1篇，某雷达数据通信系统的设计与实现，该文章介绍了基于硬件TCP/IP协议栈芯片W5300的以太网接口硬件设计，以及利用FPGA对W5300的控制实现与终端计算机之间的以太网通信，并设计了串口通信模块实现与各分系统之间的串行通信。

发明内容

[0007] 本发明的目的是提供一种雷达信号处理机对外通信控制系统，充分利用FPGA和DSP内部资源，不使用专门的422通信芯片，减少相应外围电路设计，稳定实现信号处理机对雷达其他组件的通信控制，降低单机的功耗和器件成本；实现参数配置，满足系统工作模式多样化的要求；同时规范雷达系统组件通信接口的设计，增强系统设计的继承性，提高软硬件调试灵活性，降低调试难度，缩短研制周期。。

[0008] 为了实现以上目的，本发明是通过以下技术方案实现的：

[0009] 一种雷达信号处理机对外通信控制系统，其特点是，包含：

[0010] FPGA，其包含一收发模块，用于接口管理和串行通信的收发；

[0011] DSP，其与FPGA相连，用于收发时序的控制、通信协议内容的处理和通信参数的配置；

[0012] 接插件，其与FPGA双向连接。

[0013] 所述的接插件连接有若干个通信组件，且所述的DSP包含若干通信子模块，所述的通信组件调用对应的通信子模块执行对应的通信任务。

[0014] 所述的收发模块包含：

[0015] 地址管理子模块，用于对地址线的译码，产生各自地址选通下对应的片选信号；

[0016] 接口管理子模块，其与地址管理子模块相连，用于根据片选信号、帧头和命令字产生对应的接收/发送使能；

[0017] 接收控制子模块，其与接口管理子模块相连，用于根据命令字和数据长度指令，配置接收数据长度，并按传输速率要求对通信时钟的进行分/倍频处理，产生相应的第一缓存读写使能；

[0018] 发送控制子模块，其与接口管理子模块相连，用于根据命令字和数据长度指令，配置发送数据长度，并按传输速率要求对通信时钟的进行分/倍频处理，产生相应的第二缓存读写使能；

[0019] 数据接收子模块，其与接收控制子模块相连，用于根据所述的接收使能和第一缓存读写使能实现数据接收；

[0020] 数据发送子模块、其与发送控制子模块相连，用于根据所述的发送使能和第二缓存读写使能实现数据接收数据发送。

[0021] 所述的收发模块中数据格式为起始位、数据位、校验位和停止位。

[0022] 若干所述的通信子模块为第一通信子模块、第二通信子模块、第三通信子模块和第四通信子模块；所述的第一通信子模块采用变帧周期通信方式；所述的第二、三通信子模块采用的是计时器中断调用的方法；所述的第四通信子模块采用外部中断调用的方法。

[0023] 本发明与现有技术相比，具有以下优点：

[0024] 1.从系统的角度，在硬件和软件两个方面对信号处理机的对外控制与通信模块进行了通用化设计，提升了系统设计的可复制性和拓展性，实现了硬件系统原理图电路设计、PCB布局布线的简化和软件系统编程的参数化操作，增强了控制与通信模块的通用性，能实现不同工作状态下对其他组件的模式控制和参数配置，具有较强的调试灵活性，能有效的减少设计和调试时间；

[0025] 2.适应了目前雷达系统组件数字化发展的需求，能有效地减少接插件的芯数和体积，降低了接插件和绑线对整机设计的局限，对雷达系统的小型化设计具有一定的参考应用价值；

[0026] 3．采用该控制与通信模块的信号处理机，在模拟测试试验或外场试验需要连接其他设备时，具有较好的适应能力，对代码的改动量较小，且不会对雷达信号处理机原有的程序和功能造成影响，具备很好的扩展功能。

附图说明

[0027] 图1为本发明一种雷达信号处理机对外通信控制系统的系统框图；

[0028] 图2为RS422单字节发送接收时序图；

[0029] 图3为422通信协议格式说明；

[0030] 图4为FPGA中422收发模块的示意图；

[0031] 图5为DSP通信子模块划分和通信方式示意图。

具体实施方式

[0032] 以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。

[0033] 如图1所示，一种雷达信号处理机对外通信控制系统，包含：FPGA，其包含一收发模块，用于接口管理和串行通信的收发；DSP，其与FPGA相连，用于收发时序的控制、通信协议内容的处理和通信参数的配置；接插件，其与FPGA双向连接。

[0034] 上述的接插件连接有若干个通信组件，且所述的DSP包含若干通信子模块，所述的通信组件调用对应的通信子模块执行对应的通信任务。

[0035] 上述的收发模块包含：地址管理子模块，用于对地址线的译码，产生各自地址选通下对应的片选信号；接口管理子模块，其与地址管理子模块相连，用于根据片选信号、帧头和命令字产生对应的接收/发送使能；接收控制子模块，其与接口管理子模块相连，用于根据命令字和数据长度指令，配置接收数据长度，并按传输速率要求对通信时钟的进行分/倍频处理，产生相应的第一缓存读写使能；发送控制子模块，其与接口管理子模块相连，用于根据命令字和数据长度指令，配置发送数据长度，并按传输速率要求对通信时钟的进行分/倍频处理，产生相应的第二缓存读写使能；数据接收子模块，其与接收控制子模块相连，用于根据所述的接收使能和第一缓存读写使能实现数据接收；数据发送子模块、其与发送控制子模块相连，用于根据所述的发送使能和第二缓存读写使能实现数据接收数据发送。

[0036] 上述的收发模块中数据格式为起始位、数据位、校验位和停止位。

[0037] 若干所述的通信子模块为第一通信子模块、第二通信子模块、第三通信子模块和第四通信子模块；所述的第一通信子模块采用变帧周期通信方式；所述的第二、三通信子模块采用的是计时器中断调用的方法；所述的第四通信子模块采用外部中断调用的方法。

[0038] 具体地，上述的接插件连接有若干个通信组件，分别为第一、二……八通信组件，第一通信组件与信号处理机通信要求变周期收发数据，第二、三通信组件要求与信号处理机实现固定周期数据收发功能但通信周期不同；第一通信组件和第三通信组件的传输数据量较大，参考图2单字节422收发时序图，根据通信协议内容的数据长度和传输速率计算得出传输时间，与数据更新周期进行比较，第一通信组件和第三通信组件需单独使用通信接口，和其他通信组件共用通信接口将不满足数据传输要求；第四、五和六通信组件与信号处理机通信为信号处理机单向周期发送，数据量较小且发送周期一致，第二通信组件和第四、五和六通信组件的传输周期相同，经计算在通信周期内，可按照指定顺序完成各自的通信动作，第二、四、五、六通信组件可以共用通信接口；第七、八通信组件与信号处理机的通信为信号处理机单向周期接收，要求第七、八通信组件的数据发送完成后，信号处理机就相应接收，在数据接收周期内，可按指定顺序完成第七、八通信组件的通信任务。

[0039] 本实施例中所使用的DSP内部对外的串口通信接口数量为4个， DSP通信模块可划分为4个子模块，第一通信子模块、第二通信子模块、第三通信子模块和第四通信子模块，其分别对应DSP的4个内部串口接口，完成通信子模块与DSP通信接口的指定分配。因此在系统设计时，将第一通信组件与第三通信组件单独划分为第一通信子模块和第二通信子模块；第二通信组件和第四、五、六通信组件划分为第三通信子模块3；第七、八通信组件8划分为第四通信子模块，参见图5。

[0040] 2.使用VHDL硬件编程语言，在FPGA中完成串行422收发模块的编程设计与参数化封装，参见图2，422单字节数据格式采用“起始位+数据位+校验位+停止位”的方式。

[0041] 参见图4，在FPGA中的422收发模块需包含地址管理子模块、接口管理子模块、控制信号生成、收发程序和缓存等部分。参见图3，收发模块的可变参数化设置内容包括第一、二帧头、第一、二、三命令字、数据长度和发送/接收数据。

[0042] 地址管理通过对地址线的译码，用以产生各自地址选通下对应的片选信号。结合第一、二帧头和第一、二命令字，输入到接口管理子模块中，产生相应的收发控制使能，选择与地址线对应的422模块，完成数据接收或者发送的功能。

[0043] 接收控制子模块和发送控制子模块根据第三命令字和数据长度指令，配置发送或者接收数据长度，并按传输速率要求对422通信时钟的进行分/倍频处理，产生相应的缓存读写使能，保证数据的正确输入和输出。

[0044] 数据发送子模块在接口管理程序产生的发送使能和缓存写有效信号控制下，先将DSP发送的字节数据写入缓存，发送程序在数据前添加起始位、在数据后添加校验位和停止位，满足发送数据的单字节发送格式要求。在422通信时钟和速率调整指令的控制下，调整发送速率，经422数据发送端依次发送，实现数据发送功能。

[0045] 数据接收程序在接口管理程序产生的接收使能信号控制下，在422通信时钟和速率调整指令的控制下，调整接收速率，先将FPGA接收到数据在接收程序中根据起始位和停止为划分数据段，根据校验位进行数据验证，在缓存写使能信号控制下将生成的字节数据写入缓存，在缓存读使能有效的情况下，DSP读取数据，实现数据接收功能。

[0046] 根据不同的接口和组件，确定各串口通信接口的数据地址与通信地址，封装DSP中串口通信程序函数，在DSP软件流程控制中，针对不同的通信控制要求添加相应的通信控制程序。

[0047] 参见图5，第一通信子模块采用变帧周期通信方式，通信程序是DSP时序控制程序的一部分，通信控制信号是帧结束标志。第二通信子模块和第三通信子模块采用的是计时器中断调用的方法，计时器采用DSP内部的计时器，第一计时器的优先级高于第二计时器，当计时器中断到来时，调用对应的通信程序，在第三通信子模块中，依次执行与各通信组件的通信任务，完成通信功能后重置计时器，等待下一次计时中断。第四通信子模块采用外部中断调用的方法，主要是用于接收信息，外部中断由FPGA的422接收模块产生，响应外部中断后先进行中断排序，依次执行第一外部中断和第二外部中断，完成数据接收后，回到等待状态。

[0048] 各子模块的通信程序调用机制和中断控制信号不同，保证不同的子模块之间通信相互隔离。但通信程序的调用格式相同，都采用参数化函数调用的方式，依次配置第一、二帧头1、第一、二和三命令字、数据长度和数据内容，实现通用化和简化设计的思想。

[0049] 在本实施例中，根据通信模块划分情况，在FPGA中调用封装好的4个422收发模块。除此之外，FPGA中相关的程序还包括地址管理和接口管理等。在确定子模块划分和通信中断方式后，进行硬件的设计，连接共用的地址线与数据线与各自的地址译码控制信号、外部中断等，实现FPGA和DSP及对外通信控制硬件系统的连接，完成电源、时钟、驱动等其他电路设计工作。

[0050] 本发明在串行通信的基础上，基于FPGA和DSP架构，对雷达系统组件间的通信控制采用相同的通信格式，使得DSP通信程序控制可以实现参数化配置的通用化设计。同时，在FPGA中编程实现了422通信的收发功能，省去了422通信芯片及外围电路，同时采用DSP内部串口通信接口，简化了硬件设计、节约了硬件成本，便于实现通信速率的调整。由于信号处理机与系统其他组件间的通信控制采用了串行通信方式，改变了原有的通信控制连接方式，减少了控制线的数量和绑线的体积，具有小型化设计的优势，具有工程可实现性。

[0051] 尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。