一种避免栅极多晶硅刻蚀凹痕缺陷的方法

摘要

本发明提供了一种避免栅极多晶硅刻蚀凹痕缺陷的方法，包括：第一步骤：在多晶硅层上形成第一硬掩膜组分层，其中第一硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的一个组成部分，而且第一硬掩膜组分层具有第一厚度；第二步骤：在所述第一层上形成第二硬掩膜组分层，其中第二硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的另一个组成部分，而且第二硬掩膜组分层具有第二厚度，其中根据第一厚度来设置第二厚度。在根据本发明的避免栅极多晶硅刻蚀凹痕缺陷的方法中，通过根据多晶硅层上的硬掩膜中的氧化物层的厚度来动态调节多晶硅层上的硬掩膜中的第二层的厚度，可以在无需进行工艺操作改变的情况下有效地避免栅极多晶硅刻蚀凹痕缺陷。

权利要求

1.一种避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于包括：

第一步骤：在多晶硅层上形成第一硬掩膜组分层，其中第一硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的一个组成部分，而且第一硬掩膜组分层具有第一厚度；

第二步骤：在所述第一硬掩膜组分层上形成第二硬掩膜组分层，其中第二硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的另一个组成部分，而且第二硬掩膜组分层具有第二厚度，其中根据第一厚度来设置第二厚度，使得第一厚度和第二厚度的厚度之和等于预定数值。

2.根据权利要求1所述的避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于，第一硬掩膜组分层是氧化硅层，第二硬掩膜组分层是SION层。

3.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于，在第二步骤中，在第一硬掩膜组分层的第一厚度小于20埃的情况下，将第二硬掩膜组分层的第二厚度设置为350埃。

4.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于，在第二步骤中，在第一硬掩膜组分层的第一厚度大于20埃且小于30埃的情况下，将第二硬掩膜组分层的第二厚度设置为340埃。

5.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于，在第二步骤中，在第一硬掩膜组分层的第一厚度大于30埃且小于40埃的情况下，将第二硬掩膜组分层的第二厚度设置为330埃。

6.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于，在第二步骤中，在第一硬掩膜组分层的第一厚度大于40埃且小于50埃的情况下，将第二硬掩膜组分层的第二厚度设置为320埃。

7.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于，在第二步骤中，在第一硬掩膜组分层的第一厚度大于50埃且小于60埃的情况下，将第二硬掩膜组分层的第二厚度设置为310埃。

8.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于，在第二步骤中，在第一硬掩膜组分层的第一厚度大于60埃且小于70埃的情况下，将第二硬掩膜组分层的第二厚度设置为300埃。

9.根据权利要求1或2所述的避免栅极多晶硅刻蚀凹痕缺陷的方法，其特征在于，在第二步骤中，在第一硬掩膜组分层的第一厚度大于70埃且小于80埃的情况下，将第二硬掩膜组分层的第二厚度设置为290埃。

说明书

一种避免栅极多晶硅刻蚀凹痕缺陷的方法

技术领域

[0001] 本发明涉及半导体制造领域，更具体地说，本发明涉及一种避免栅极多晶硅刻蚀凹痕缺陷的方法。

背景技术

[0002] 在0.15工艺中，多晶硅刻蚀之后，有时候会在刻蚀后的多晶硅上发现凹痕缺陷。具体地说，根据现有技术的多晶硅刻蚀方法一般包括：光刻胶图案形成步骤、硬掩膜图案形成步骤以及多晶硅图案形成步骤。

[0003] 图1示意性地示出了根据现有技术的多晶硅刻蚀方法的光刻胶图案形成步骤的示意图。如图1所示，在多晶硅层10上依次形成氧化物层21、SION层22(氧化物层21和SION层22构成硬掩膜)和光刻胶层30，并且形成光刻胶的图案。图2示意性地示出了根据现有技术的多晶硅刻蚀方法的硬掩膜图案形成步骤的示意图。此后，如图2所示，利用形成图案的光刻胶层30来形成SION层22和氧化物层21的图案。图3示意性地示出了根据现有技术的多晶硅刻蚀方法的多晶硅图案形成步骤的示意图。如图3所示，利用形成图案的SION层22对多晶硅层10进行刻蚀，从而形成多晶硅图案。

[0004] 但是，如上所述，在某些情况下，会在刻蚀后的多晶硅上发现凹痕缺陷，这种缺陷会导致产品失效，降低成品率，造成浪费。具体地，图4示意性地示出了根据现有技术的多晶硅刻蚀方法形成的多晶硅刻蚀凹痕40的示意图。

[0005] 由此，期望的是，能够提供一种可以有效地避免栅极多晶硅刻蚀凹痕缺陷的方法。

发明内容

[0006] 本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地避免栅极多晶硅刻蚀凹痕缺陷的方法。

[0007] 为了实现上述技术目的，根据本发明，提供了一种避免栅极多晶硅刻蚀凹痕缺陷的方法，包括：

[0008] 第一步骤：在多晶硅层上形成第一硬掩膜组分层，其中第一硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的一个组成部分，而且第一硬掩膜组分层具有第一厚度；

[0009] 第二步骤：在所述第一层上形成第二硬掩膜组分层，其中第二硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的另一个组成部分，而且第二硬掩膜组分层具有第二厚度，其中根据第一厚度来设置第二厚度。

[0010] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，第一硬掩膜组分层是氧化硅层，第二硬掩膜组分层是SION层。

[0011] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，在第二步骤中，使得第一厚度和第二厚度的厚度之和等于预定数值。

[0012] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，在第二步骤中，在第一硬掩膜组分层的第一厚度小于20A的情况下，将第二硬掩膜组分层的第二厚度设置为350A。

[0013] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，在第二步骤中，在第一硬掩膜组分层的第一厚度大于20A且小于30A的情况下，将第二硬掩膜组分层的第二厚度设置为340A。

[0014] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，在第二步骤中，在第一硬掩膜组分层的第一厚度大于30A且小于40A的情况下，将第二硬掩膜组分层的第二厚度设置为330A。

[0015] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，在第二步骤中，在第一硬掩膜组分层的第一厚度大于40A且小于50A的情况下，将第二硬掩膜组分层的第二厚度设置为320A。

[0016] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，在第二步骤中，在第一硬掩膜组分层的第一厚度大于50A且小于60A的情况下，将第二硬掩膜组分层的第二厚度设置为310A。

[0017] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，在第二步骤中，在第一硬掩膜组分层的第一厚度大于60A且小于70A的情况下，将第二硬掩膜组分层的第二厚度设置为300A。

[0018] 作为优选，在所述避免栅极多晶硅刻蚀凹痕缺陷的方法中，在第二步骤中，在第一硬掩膜组分层的第一厚度大于70A且小于80A的情况下，将第二硬掩膜组分层的第二厚度设置为290A。

[0019] 在根据本发明的避免栅极多晶硅刻蚀凹痕缺陷的方法中，通过根据多晶硅层上的硬掩膜中的氧化物层的厚度来动态调节多晶硅层上的硬掩膜中的第二层的厚度，能够有效地避免栅极多晶硅刻蚀凹痕缺陷。而且，由于SION材料相对于氧化硅具有较低的选择性，所以根据本发明优选实施例的避免栅极多晶硅刻蚀凹痕缺陷的方法无需进行工艺操作的改变。所以，本发明可以在无需进行工艺操作改变的情况下有效地避免栅极多晶硅刻蚀凹痕缺陷。

附图说明

[0020] 结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

[0021] 图1示意性地示出了根据现有技术的多晶硅刻蚀方法的光刻胶图案形成步骤的示意图。

[0022] 图2示意性地示出了根据现有技术的多晶硅刻蚀方法的硬掩膜图案形成步骤的示意图。

[0023] 图3示意性地示出了根据现有技术的多晶硅刻蚀方法的多晶硅图案形成步骤的示意图。

[0024] 图4示意性地示出了根据现有技术的多晶硅刻蚀方法形成的多晶硅刻蚀凹痕的示意图。

[0025] 图5示意性地示出了根据本发明优选实施例的避免栅极多晶硅刻蚀凹痕缺陷的方法的流程图。

[0026] 需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

[0027] 为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

[0028] 本发明的发明人发现，在刻蚀后的多晶硅上出现凹痕缺陷的根本原因是多晶硅层上的硬掩膜中的第一层相对太薄，从而不能在整个多晶硅刻蚀过程中保护多晶硅层，由此导致多晶硅凹痕缺陷。

[0029] 基于上述分析提出本发明，其中根据多晶硅层上的硬掩膜中的氧化物层的厚度来动态调节多晶硅层上的硬掩膜中的第二层的厚度，从而避免栅极多晶硅刻蚀凹痕缺陷。

[0030] 下面将结合流程图来描述本发明的具体优选实施例。

[0031] 图5示意性地示出了根据本发明优选实施例的避免栅极多晶硅刻蚀凹痕缺陷的方法的流程图。

[0032] 具体地说，如图5所示，根据本发明优选实施例的避免栅极多晶硅刻蚀凹痕缺陷的方法包括：

[0033] 第一步骤S1：在多晶硅层上形成第一硬掩膜组分层，其中第一硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的一个组成部分，而且第一硬掩膜组分层具有第一厚度；

[0034] 第二步骤S2：在所述第一层上形成第二硬掩膜组分层，其中第二硬掩膜组分层是用于刻蚀多晶硅层的硬掩膜的另一个组成部分，而且第二硬掩膜组分层具有第二厚度，其中根据第一厚度来设置第二厚度。

[0035] 具体地，例如，第一硬掩膜组分层是氧化硅层。而且例如，第二硬掩膜组分层是SION层。

[0036] 优选地，可以选择性地这样设置：使得第一厚度和第二厚度的厚度之和等于预定数值。

[0037] 在具体实施例中，优选地，例如可以选择性地做出如下设置：

[0038] 在第一硬掩膜组分层的第一厚度小于20A的情况下，将第二硬掩膜组分层的第二厚度设置为350A。

[0039] 在第一硬掩膜组分层的第一厚度大于20A且小于30A的情况下，将第二硬掩膜组分层的第二厚度设置为340A。

[0040] 在第一硬掩膜组分层的第一厚度大于30A且小于40A的情况下，将第二硬掩膜组分层的第二厚度设置为330A。

[0041] 在第一硬掩膜组分层的第一厚度大于40A且小于50A的情况下，将第二硬掩膜组分层的第二厚度设置为320A。

[0042] 在第一硬掩膜组分层的第一厚度大于50A且小于60A的情况下，将第二硬掩膜组分层的第二厚度设置为310A。

[0043] 在第一硬掩膜组分层的第一厚度大于60A且小于70A的情况下，将第二硬掩膜组分层的第二厚度设置为300A。

[0044] 在第一硬掩膜组分层的第一厚度大于70A且小于80A的情况下，将第二硬掩膜组分层的第二厚度设置为290A。

[0045] 例如，作为具体应用，根据本发明优选实施例的避免栅极多晶硅刻蚀凹痕缺陷的方法可以用于制造各种半导体器件，例如PMOS晶体管器件和/或NMOS晶体管器件、存储器等。

[0046] 在根据本发明优选实施例的避免栅极多晶硅刻蚀凹痕缺陷的方法中，通过根据多晶硅层上的硬掩膜中的氧化物层的厚度来动态调节多晶硅层上的硬掩膜中的第二层的厚度，能够有效地避免栅极多晶硅刻蚀凹痕缺陷。而且，由于SION材料相对于氧化硅具有较低的选择性，所以根据本发明优选实施例的避免栅极多晶硅刻蚀凹痕缺陷的方法无需进行工艺操作的改变。所以，本发明可以在无需进行工艺操作改变的情况下有效地避免栅极多晶硅刻蚀凹痕缺陷。

[0047] 此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

[0048] 可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

[0049] 而且还应该理解的是，本发明并不限于此处描述的特定的方法、化合物、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个元素”的引述意味着对一个或多个元素的引述，并且包括本领域技术人员已知的它的等价物。类似地，作为另一示例，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。

[0050] 而且，本发明实施例的方法和/或系统的实现可包括手动、自动或组合地执行所选任务。而且，根据本发明的方法和/或系统的实施例的实际器械和设备，可利用操作系统通过硬件、软件或其组合实现几个所选任务。