多晶胞芯片

摘要

本发明提出一种多晶胞芯片，其中此多晶胞芯片是可使用的。上述的多晶胞芯片可包括半导体基底、多个晶胞以及多个信号传输线组。此些晶胞可配置在半导体基底上。任二相邻晶胞间可具有相隔空间。此些信号传输线组可分别配置在至少部分此些相隔空间上，并可分别用以进行至少部分相邻晶胞间的信号传输。多晶胞芯片可通过部分此些相隔空间进行切割以切断部分此些信号传输线组，致使多晶胞芯片可被分割为多个子芯片，其中切割后的部分子芯片仍可使用。

权利要求

1.一种多晶胞芯片，其特征在于，包括：

半导体基底；

多个晶胞，配置在该半导体基底上，该些晶胞中的任二相邻晶胞间具有相隔空间；以及多个信号传输线组，该些信号传输线组分别配置在至少部分该些相隔空间上，并分别用以进行至少部分相邻晶胞间的信号传输，其中该多晶胞芯片是可使用的，且该多晶胞芯片通过部分该些相隔空间进行切割以切断部分该些信号传输线组，致使该多晶胞芯片被分割为多个子芯片，其中切割后的部分该些子芯片仍可使用，其中该些晶胞的每一者包括：

至少一检测线路，用以自动检测该晶胞与相邻晶胞之间的该信号传输线组是否被切断，并据以产生检测信号。

2.根据权利要求1所述的多晶胞芯片，其特征在于，该些晶胞中的至少一者具有多个焊垫，其中此些焊垫用以耦接至外部芯片以进行信号传输。

3.根据权利要求1所述的多晶胞芯片，其特征在于，该些信号传输线组分别用以进行该至少部分相邻晶胞间的数据传输或电源传输。

4.根据权利要求1所述的多晶胞芯片，其特征在于，该些子芯片的每一者所具有的晶胞数量不完全相同。

5.根据权利要求1所述的多晶胞芯片，其特征在于，该至少一检测线路包括：缓冲存储器，该缓冲存储器的输入端通过该晶胞与该相邻晶胞之间的该信号传输线组中的信号线而耦接到电源端，且该缓冲存储器的输出端用以产生该检测信号；

第一电阻，耦接在该缓冲存储器的该输入端与接地端之间；以及第二电阻，耦接在该缓冲存储器的该输入端与该缓冲存储器的该输出端之间。

6.根据权利要求1所述的多晶胞芯片，其特征在于，该些晶胞的每一者还包括：至少一介面电路，耦接到该晶胞与该相邻晶胞之间的该信号传输线组，且耦接到该至少一检测线路以接收该检测信号，其中，当该至少一检测线路检测到该晶胞与该相邻晶胞之间的该信号传输线组被切断时，该至少一接口电路自动隔离该晶胞与该信号传输线组之间的联系。

7.根据权利要求1所述的多晶胞芯片，其特征在于，该些晶胞的每一者还包括：多个电路，该些电路的每一者具有标识符，其中该标识符是只读的且是唯一的，用以对该些电路的每一者进行识别。

8.根据权利要求1所述的多晶胞芯片，其特征在于，该些晶胞的每一者还包括：标识符，该标识符是只读的且是唯一的，用以对该些晶胞的每一者进行识别。

9.根据权利要求8所述的多晶胞芯片，其特征在于，该些晶胞的每一者与软件协同运作，且该些晶胞的每一者根据该标识符来判断是否允许使用该软件。

10.根据权利要求8所述的多晶胞芯片，其特征在于，该些晶胞的每一者用以执行软件，且该些晶胞的每一者将该标识符作为金钥以对该软件进行加密或解密。

11.根据权利要求8所述的多晶胞芯片，其特征在于，部分该些晶胞用以同时执行软件，并以所述部分该些晶胞的其中一者的该标识符作为金钥以对该软件进行加密或解密。

12.根据权利要求1所述的多晶胞芯片，其特征在于，该些晶胞的功能不完全相同。

13.根据权利要求1所述的多晶胞芯片，其特征在于，该些晶胞的面积不完全相同。

说明书

多晶胞芯片

技术领域

[0001] 本发明涉及一种芯片，尤其涉及一种可再切割的多晶胞芯片。

背景技术

[0002] 在现今信息爆炸的时代，集成电路已与日常生活有密不可分的关系，无论在食衣住行育乐方面，通常都会使用到由集成电路元件所组成的产品。随着半导体制程技术的不断发展，愈来愈多的运算处理单元可被整合至单一芯片中，并可采用高级的半导体制程技术来制作。由于采用高级的半导体制程的制作成本(例如光罩)所费不赀，因此现行的方案大多是基于高运算力的考量来设计芯片。倘若使用者基于高运算力的考量来设计芯片，例如将多个运算处理单元整合至此芯片中，则此高运算力的芯片的成本会较高，也不适宜应用在低价且低运算力需求的电子产品中。也就是说，现行方案于芯片设计或制作完成之后，便无法再提供使用者在芯片运算力与芯片成本之间进行弹性地选择。

发明内容

[0003] 有鉴于此，本发明提供一种多晶胞芯片，其中多晶胞芯片接上所需电源及信号后是可使用的(可运作的)。当多晶胞芯片尚未进行再切割时，数据可在多晶胞芯片中的多个晶胞中进行分散处理。而多晶胞芯片中的不同晶胞的信号可通过晶胞之间的信号传输线组进行传递。除此之外，使用者还可视实际应用、所需操作能力或成本的考量而以晶胞为单位来对多晶胞芯片进行弹性地切割，以切割为多个子芯片，其中切割后的部分子芯片接上所需电源及信号后仍可使用(仍可运作)。如此一来，可提高多晶胞芯片在设计或制作完成之后的使用弹性。另外，当多晶胞芯片中的部分晶胞失效时，更可将多晶胞芯片切成具有较少晶胞的子芯片，以将失效的晶胞予以切除，其中切除失效的晶胞之后的子芯片仍可正常地使用。因此，可提高多晶胞芯片的可使用率(良率)。

[0004] 本发明的多晶胞芯片接上所需电源及信号后是可使用的(可运作的)，其中多晶胞芯片可包括半导体基底、多个晶胞以及多个信号传输线组。此些晶胞可配置在半导体基底上。此些晶胞中的任二相邻晶胞间可具有相隔空间。此些信号传输线组可分别配置在至少部分此些相隔空间上，并分别用以进行至少部分相邻晶胞间的信号传输。上述的多晶胞芯片可通过部分此些相隔空间进行切割以切断部分此些信号传输线组，致使多晶胞芯片可被分割为多个子芯片，其中切割后的部分此些子芯片接上所需电源及信号后仍可使用(仍可运作)。

[0005] 在本发明的一实施例中，上述的多晶胞芯片的此些晶胞中的至少一者可具有多个焊垫(pad)，其中此些焊垫用以耦接至外部芯片以进行信号传输。

[0006] 在本发明的一实施例中，上述的此些信号传输线组可分别用以进行上述至少部分相邻晶胞间的数据传输或电源传输。

[0007] 在本发明的一实施例中，上述的此些子芯片的每一者所具有的晶胞数量不完全相同。

[0008] 在本发明的一实施例中，上述的多个晶胞的每一者可包括至少一检测线路。检测线路可用以自动检测此晶胞与相邻晶胞之间的此信号传输线组是否被切断，并据以产生检测信号。

[0009] 在本发明的一实施例中，上述的检测线路可包括缓冲存储器、第一电阻以及第二电阻。缓冲存储器的输入端通过此晶胞与此相邻晶胞之间的此信号传输线组的一信号线而耦接到电源端，且缓冲存储器的输出端用以产生检测信号。第一电阻耦接在缓冲存储器的输入端与接地端之间。第二电阻耦接在缓冲存储器的输入端与缓冲存储器的输出端之间。

[0010] 在本发明的一实施例中，上述的多个晶胞中的每一晶胞还包括至少一接口电路。此至少一接口电路可耦接到此晶胞与此相邻晶胞之间的此信号传输线组，且可耦接到上述至少一检测线路以接收检测信号。当上述至少一检测线路检测到此信号传输线组被切断时，此至少一接口电路可自动隔离此晶胞与此信号传输线组之间的联系。

[0011] 在本发明的一实施例中，上述的此些晶胞的每一者可包括多个电路。此些电路的每一者可具有标识符(identification，ID)，其中标识符是只读的(read-only)且是唯一的，用以对这些电路的每一者进行识别。

[0012] 在本发明的一实施例中，上述的此些晶胞的每一者可包括标识符。标识符是只读的且是唯一的，用以对此些晶胞的每一者进行识别。

[0013] 在本发明的一实施例中，上述的此些晶胞的每一者与一软件协同运作，且此些晶胞的每一者根据标识符来判断是否允许使用此软件。

[0014] 在本发明的一实施例中，上述的此些晶胞的每一者用以执行一软件，且此些晶胞的每一者将标识符作为金钥(key)以对此软件进行加密或解密。

[0015] 在本发明的一实施例中，上述的部分晶胞用以同时执行一软件，并以此部分晶胞的其中一者的标识符作为金钥以对此软件进行加密或解密。

[0016] 在本发明的一实施例中，上述的此些晶胞的功能不完全相同。

[0017] 在本发明的一实施例中，上述的此些晶胞的面积不完全相同。

[0018] 基于上述，本发明实施例的多晶胞芯片可视实际应用、效能或成本需求来进行弹性地切割，以切割为多个子芯片。如此一来，可提高多晶胞芯片在设计或制作完成之后使用上的弹性。另一方面，倘若多晶胞芯片上的部分晶胞失效时，可以将多晶胞芯片切成具有较少晶胞的子芯片，以除去失效的晶胞，而除去失效的晶胞之后的子芯片仍可使用(仍可运作)，故可提高芯片的可使用率(良率)。

[0019] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

[0020] 图1是依照本发明一实施例所示的圆片中的多晶胞芯片的结构示意图。

[0021] 图2是依照本发明一实施例所示的多晶胞芯片的一晶胞的放大示意图。

[0022] 图3是图1的多晶胞芯片的一切割示意图。

[0023] 图4是图1的晶胞中的介面电路与检测线路的结构示意图。

[0024] 图5是依照本发明另一实施例所示的圆片中的多晶胞芯片的结构示意图。

[0025] 图6是图1的多晶胞芯片的一晶胞的结构示意图。

[0026] 图7是图1的多晶胞芯片的一应用示意图。

[0027] 图8是依照本发明又一实施例所示的圆片中的多晶胞芯片的结构示意图。

[0028] 附图标记：

[0029] 10：圆片

[0030] 100、100’、100”：多晶胞芯片

[0031] 110、110_1、110_2：相隔空间

[0032] 120、120_D、120_L、120_R、120_U：信号传输线组

[0033] 140、140’、140_8、140_9、140_12、140_13、140_14、140_18、140_P、140_M、540、540_7、540_8、540_14：晶胞

[0034] 145：焊垫

[0035] 180：半导体基底

[0036] 241、ID、641、643：标识符

[0037] 290、390_1、390_2：切割线

[0038] 332、334、336、338：子芯片

[0039] 445：接口电路

[0040] 447：检测线路

[0041] 640、642、644：电路

[0042] BUF：缓冲存储器

[0043] DS：检测信号

[0044] GND：接地端

[0045] R1、R2：电阻

[0046] VDD：电源端

[0047] W1：信号线

具体实施方式

[0048] 现将详细参考本发明的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在图示及实施方式中使用相同标号的元件/构件代表相同或类似部分。

[0049] 以下请同时参照图1与图2。图1是依照本发明一实施例所示的圆片(wafer)10中的多晶胞芯片100的结构示意图。图2是依照本发明一实施例所示的多晶胞芯片100的其中一个晶胞140的放大示意图。圆片10可包括多个多晶胞芯片100(如图1所示)，其中多晶胞芯片100接上所需电源及信号后是可使用的(可运作的)。举例来说，多晶胞芯片100可通过接收电源电压及输入信号以进行运作，并据以产生输出信号，但本发明不限于此。

[0050] 多晶胞芯片100可包括半导体基底180、多个信号传输线组120(包括信号传输线组120_U、120_R、120_D、120_L)以及多个晶胞140(包括晶胞140_8、140_12、140_13、140_14、
140_18)。晶胞140可配置在半导体基底180上。任二相邻晶胞140之间具有相隔空间110。每一个信号传输线组120可配置在任二相邻晶胞140间的相隔空间110上，并用以进行任二相邻晶胞140之间的信号传输，但本发明不限于此。在本发明的其他实施例中，部分相邻晶胞
140之间的相隔空间110也可不配置信号传输线组120，例如图8的多晶胞芯片100所示，其中图8的晶胞140_8与晶胞140_9之间的相隔空间110并不配置信号传输线组120，但晶胞140_8与晶胞140_9之间仍可通过其他晶胞(例如晶胞140_13与140_14)进行信号传递。

[0051] 以下请再同时参照图1与图2。在本发明的一实施例中，信号传输线组120可用以进行二相邻晶胞140之间的数据传输或是电源传输，但本发明不限于此。除此之外，如图2所示，每一个晶胞140可具有多个焊垫(pad)145，但本发明并不限于此。在本发明的其他实施例中，多晶胞芯片100中的部分晶胞140可具有焊垫145，而多晶胞芯片100中的其余晶胞140则可不具有焊垫145。焊垫145可用以耦接至外部芯片(未图示)，以使晶胞140可与外部芯片进行信号传输。在本发明的一实施例中，可采用覆晶(flip chip)的芯片连接技术将晶胞140的焊垫145与外部芯片电性连接，但本发明并不以此为限。

[0052] 详细来说，在本发明图1所示的示范性实施例中，多晶胞芯片100包括25个晶胞140，其中25个晶胞140是以5乘以5的阵列型式配置在半导体基底180上。除此之外，任二相邻的晶胞140可通过对应的信号传输线组120彼此耦接以进行信号传输。举例来说，如图1所示，晶胞140_13与晶胞140_8之间可通过信号传输线组120_U彼此耦接以进行信号传输；晶胞140_13与晶胞140_12之间可通过信号传输线组120_L彼此耦接以进行信号传输；晶胞
140_13与晶胞140_18之间可通过信号传输线组120_D彼此耦接以进行信号传输；晶胞140_
13与晶胞140_14之间可通过信号传输线组120_R彼此耦接以进行信号传输，其余则可依此类推。由于信号传输线组120(包括信号传输线组120_U、120_R、120_D、120_L)为多晶胞芯片
100内部的信号接口(on-chip interface，简称OCI)，故可提高晶胞140之间的信号传输速度。

[0053] 在本发明的一实施例中，使用者可视实际应用、效能或成本需求来对多晶胞芯片100进行弹性地切割，以将多晶胞芯片100切割为多个子芯片，其中，切割后的每一个子芯片可包括至少一晶胞140，且切割后的部分子芯片仍可正常地使用。举例来说，切割后的部分子芯片可通过接收电源电压及输入信号以进行运作，并据以产生输出信号，但本发明不限于此。更进一步来说，多晶胞芯片100是以至少一个晶胞140为基础来进行切割，并可通过相隔空间110来进行切割，例如图2所示的切割线290所示。

[0054] 在图1所示的示范性实施例中，多晶胞芯片100可被切割为25种阵列型式的子芯片，切割后的子芯片中的晶胞140可为M乘以N的阵列型式，其中M、N为大于等于1且小于等于5的整数。以下请参照图3，图3是图1的多晶胞芯片100的一切割示意图。多晶胞芯片100可通过相隔空间110_1及110_2来进行切割。具体的，可通过切割线390_1、390_2来对多晶胞芯片
100进行切割，以将多晶胞芯片100分割为4个子芯片332、334、336、338，其中，切割后的4个子芯片332、334、336、338中的部分子芯片接上所需电源及信号后仍可正常使用。

[0055] 如图3所示，子芯片332包括4个晶胞140，4个晶胞140为2乘以2的阵列型式，且4个晶胞140中的任二相邻者仍可通过对应的信号传输线组120进行信号传输。子芯片334包括6个晶胞140，6个晶胞140为2乘以3的阵列型式，且6个晶胞140中的任二相邻者仍可通过对应的信号传输线组120进行信号传输。子芯片336包括6个晶胞140，6个晶胞140为3乘以2的阵列型式，且6个晶胞140中的任二相邻者仍可通过对应的信号传输线组120进行信号传输。子芯片338包括9个晶胞140，9个晶胞140为3乘以3的阵列型式，且9个晶胞140中的任二相邻者仍可通过对应的信号传输线组120进行信号传输。

[0056] 附带一提的，图1所示多晶胞芯片100的晶胞140的数量与阵列排列方式仅只是一个范例，多晶胞芯片100的晶胞140的数量与阵列排列方式可以由设计者依据实际应用或设计需求而定。除此之外，图3所示的多晶胞芯片100的切割方式也仅只是一个范例，使用者可依实际应用或设计需求来对多晶胞芯片100进行切割，以使切割后的子芯片(例如图3的子芯片332)中的晶胞140的数量(例如4个)符合实际所需，并具有最佳化的运算能力。如此一来，可达到降低硬件成本的效果并增加芯片使用上的弹性。

[0057] 由于任二相邻的晶胞(例如图1所示的晶胞140_12与140_13)之间的信号传输线组(例如信号传输线组120_L)皆有可能在进行芯片切割时被切断，为了避免切断后而呈现浮接状态的信号传输线组(例如信号传输线组120_L)会影响到晶胞(例如图1所示的晶胞140_12与140_13)的正常运作，故每一晶胞(例如图1所示的晶胞140_12与140_13)可具有自动检测机制，以自动检测信号传输线组(例如信号传输线组120_L)是否被切断。

[0058] 举例来说，一旦晶胞140_12与140_13之间的信号传输线组120_L因芯片切割而被切断之后，晶胞140_12及140_13可将来自浮接状态的信号传输线组120_L的输入信号进行隔离，以避免逻辑准位不明确(unknown)的输入信号影响晶胞140_12及140_13的正常运作。

[0059] 以下请参照图1与图4，图4所示图1的晶胞140中的接口电路与检测线路的结构示意图。每一个晶胞140可包括至少一检测线路447，用以自动检测对应的信号传输线组120是否被切断，并据以产生检测信号DS。举例来说，图1所示的晶胞140_13可包括4个如图4所示的检测线路447，可分别用以自动检测信号传输线组120_U、120_D、120_L、120_R是否被切断。

[0060] 除此之外，每一个晶胞140还可包括至少一接口电路445。接口电路445可耦接到相邻晶胞间的信号传输线组120，且可耦接到检测线路447以接收检测信号DS。当检测线路447检测到相邻晶胞间的信号传输线组120被切断时，接口电路445可自动隔离晶胞140与信号传输线组120之间的联系，以避免来自信号传输线组120的逻辑准位不明确的输入信号影响晶胞140的正常运作。

[0061] 在本发明的一实施例中，检测线路447可包括缓冲存储器BUF以及电阻R1、R2。缓冲存储器BUF的输入端可通过通过信号传输线组120的一信号线W1而耦接到一电源端VDD。缓冲存储器BUF的输出端用以产生检测信号DS。电阻R1耦接在缓冲存储器BUF的输入端与接地端GND之间。电阻R2耦接在缓冲存储器BUF的输入端与输出端之间。

[0062] 举例来说，当晶胞140_12与140_13之间的信号传输线组120_L未被切断时，缓冲存储器BUF的输入端可经由信号传输线组120_L的信号线(如图4所示的信号线W1)而接收来自电源端VDD的电源信号，故缓冲存储器BUF可输出逻辑高准位的检测信号DS。如此一来，晶胞140_12与140_13可根据逻辑高准位的检测信号DS而判断信号传输线组120_L未被切断，故晶胞140_12与晶胞140_13之间可通过晶胞140_12的接口电路(如图4所示的接口电路445)、信号传输线组120_L以及晶胞140_13的接口电路(如图4所示的接口电路445)来进行信号传输。

[0063] 相对地，一旦晶胞140_12与140_13之间的信号传输线组120_L因芯片切割而被切断之后，缓冲存储器BUF的输入端可通过电阻R1而被下拉至逻辑低准位，故缓冲存储器BUF可输出逻辑低准位的检测信号DS。如此一来，晶胞140_12与140_13可根据逻辑低准位的检测信号DS而判断信号传输线组120_L已被切断。此时，晶胞140_12中的接口电路(如图4所示的接口电路445)可根据逻辑低准位的检测信号DS而将来自浮接状态的信号传输线组120_L的输入信号与晶胞140_12内部的电路隔离，以避免逻辑准位不明确的输入信号影响晶胞140_12的正常运作。同样地，晶胞140_13中的接口电路(如图4所示的接口电路445)可根据逻辑低准位的检测信号DS而将来自浮接状态的信号传输线组120_L的输入信号与晶胞140_
13内部的电路隔离，以避免逻辑准位不明确的输入信号影响晶胞140_13的正常运作。

[0064] 附带一提的，上述范例的检测信号DS的逻辑高低准位与信号传输线组120_L切断与否的关系仅只是一个范例。本领域普通技术人员皆知，检测信号DS的逻辑高低准位与信号传输线组120_L切断与否的关系是可以由设计者依实际需求来进行定义的。

[0065] 在上述实施例中，图1所示的每一晶胞140的功能可以完全相同，也可以不完全相同。事实上，本发明并不限制多晶胞芯片100中的每一个晶胞140的功能。举例来说，图1所示的25个晶胞140可都是微控制器(Microcontroller Unit，MCU)。或者，图1所示的10个晶胞140可是微控制器，而其余15个晶胞140则为存储器。简单来说，使用者可依实际应用或设计需求来弹性设计每一个晶胞140的功能。

[0066] 在图1所示的实施例中，每一晶胞140的面积均相同，且25个晶胞140是以阵列型式配置在多晶胞芯片100，但本发明并不以此为限。以下请同时参照图1及图5。图5是依照本发明另一实施例所示的圆片10中的多晶胞芯片100’的结构示意图。图5所示的多晶胞芯片100’同样包括半导体基底180、多个信号传输线组120以及多个晶胞540。然而，相较于图1，图5的每一晶胞540的面积不完全相同，且晶胞540的排列方式也并非是单纯的阵列型式。举例来说，图5所示的晶胞540_8的面积为晶胞540_7的四倍，而晶胞540_14的面积则为晶胞
540_7的两倍，但本发明并不以此为限。事实上，图5所示的每一个晶胞540的面积及晶胞540在多晶胞芯片100’上的排列方式可视实际应用或设计需求而定。另外，图5所示的多晶胞芯片100’的其他细节可参考图1～图4的相关说明类推得之，故不再赘述。

[0067] 以下请重新参照图1及图2。如图2所示，每一晶胞140可包括一标识符(identification，ID)241。每一晶胞140中的标识符241是只读的且是唯一的，可用来对每一个晶胞140进行识别。当晶胞140制造完成后，可采用一次烧录的方式将标识符241烧录至晶胞140中，但本发明并不以此为限。晶胞140中的标识符241可以通过通过晶胞140中所执行的软件来读取，也可以由外部芯片(未绘示)通过通过焊垫145来读取。另外，烧录至晶胞
140中的标识符241皆已通过注册程序且是唯一的，故可通过读取晶胞140的标识符241，即可判断晶胞140是否为正版。

[0068] 在本发明的一实施例中，标识符241还可用来对执行在晶胞140上的软件进行保护，其中上述软件可与晶胞140协同运作。举例来说，每一个晶胞140可根据其本身的标识符241来判断是否允许使用此软件。如此一来，可避免使用者仅购买一套软件，却将此软件使用在不同的晶胞140上。

[0069] 在某些应用中，上述软件可能被存放在晶胞140外部的存储器。为了避免储存在外部记忆体的软件被盗取或是软件的内容被分析，每一个晶胞140可将其本身的标识符241作为金钥(key)以对上述软件进行加密，再将加密后的软件储存在外部存储器。当晶胞140要执行或使用上述软件时，仅需自外部存储器读取加密的软件，再将晶胞140本身的标识符241作为金钥以对加密的软件进行解密即可。在本发明的一实施例中，晶胞140的加密及解密功能可采用硬件电路的方式来实现，但本发明并不以此为限。在本发明的另一实施例中，晶胞140的加密及解密功能也可采用加密及解密软件程式来实现，其中加密及解密软件程序可储放在晶胞140内部的一次性编程(One Time Program，OTP)存储器或可多次编程(Multi Time Program，MTP)存储器中，且加密及解密软件程序无法从晶胞140的外部来读取。

[0070] 以下请重新参照图1及图2。在本发明的一实施例中，图1所示的多晶胞芯片100的多个晶胞140可用以同时执行一软件。由于多个晶胞140具有多个不同的标识符241，故多晶胞芯片100可将其中一个晶胞140的标识符241作为金钥，即可对软件进行加密、解密、安装或执行。举例来说，当图1所示的晶胞140_8、140_13用以同时执行一软件时，可将晶胞140_8的标识符(如图2所示的标识符241)作为金钥以对软件进行加密及解密，晶胞140_8可将解密后的软件数据通过信号传输线组120_U传输至晶胞140_13。如此一来，软件即可由晶胞140_8、140_13进行安装或执行。

[0071] 以下请重新参照图2及图3。在本发明的一实施例中，图3的所示的子芯片332的4个晶胞140也可用以同时执行一软件。由于子芯片332的4个晶胞140具有4个不同的标识符241，故子芯片332可将其中一个晶胞140的标识符241作为金钥，即可对软件进行加密、解密、安装或执行。同样地，其余子芯片334、336、338可依据上述说明而类推之，故不再赘述。

[0072] 以下请参照图6。图6是图1的多晶胞芯片100的一晶胞140’的结构示意图。图6所示的晶胞140’可包括2个电路642、644，其中电路642可具有标识符641，而电路644可具有标识符643。电路642的标识符641是只读的且是唯一的，可用以对电路642进行识别。同样地，电路644的标识符643是只读的且是唯一的，可用以对电路644进行识别。附带一提的，图6所示的晶胞140’中的电路数量仅只是一个范例，并非用以限制本发明。晶胞140’中的电路数量可以由设计者依据实际应用或设计需求而定。除此之外，电路642的标识符641及电路644的标识符643的功能类似于图2所示的晶胞140的标识符241，故电路642的标识符641及电路644的标识符643的功能可参考上述图2的相关说明类推得之，在此不再赘述。

[0073] 以下请参照图7，图7是图1的多晶胞芯片100的一应用示意图。在本实施例中，晶胞140_P可例如是处理器，而晶胞140_M可例如是四埠存储器(quad-port memory)，且晶胞
140_P与晶胞140_M交错配置在多晶胞芯片100的半导体基底180上。图7所示的晶胞140_P、
140_M的排列方式适用于精神网络或影像处理，可使交换网络或图像边缘引用的处理速度提升，且让交换网络或图像边缘引用更容易实现。

[0074] 综上所述，本发明实施例的多晶胞芯片可视实际应用、效能或成本需求来进行弹性地切割，以切割为多个子芯片。如此一来，可提高多晶胞芯片在设计或制作完成之后使用上的弹性。另一方面，如多晶胞芯片上的部分晶胞失效时，可将多晶胞芯片切成具有较少晶胞的子芯片，以将失效的晶胞予以切除，其中切除失效的晶胞之后的子芯片仍可正常地使用，故可提高芯片的可使用率(良率)。

[0075] 虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。