多相位时钟生成

摘要

揭示了涉及用于高速I/O电路(100)的多相位时钟生成器(174，184)和数据采样器(142，156)的各实施例。一个揭示的示例提供包括具有多个延迟元件的延迟线(图2：202a,b)的多相位时钟生成器(174)，该延迟线被配置来接收输入时钟信号并输出具有相比于输入时钟信号的相位不同相位的多个输出时钟信号(图2：CLK0‑9)。多相位时钟生成器(图2：200)还包括被配置用于至少部分基于沿着延迟线的一个或多个位置处输出的一个或多个输出时钟信号(图2：CLK0,5和TCLK0,5)的上升边缘和下降边缘来控制延迟线的控制电路(图2：204)。

权利要求

1.一种多相位时钟设备，包括：

具有多个延迟元件的第一延迟线，所述第一延迟线被配置来接收第一输入时钟信号并向采样器电路输出具有相比于所述第一输入时钟信号的相位而言不同相位的第一多个输出时钟信号；

具有多个延迟元件的第二延迟线，所述第二延迟线被配置来接收第二输入时钟信号并向采样器电路输出具有相比于所述第二输入时钟信号的相位而言不同相位的第二多个输出时钟信号；

控制电路，所述控制电路配置用于至少部分基于所述第一多个输出时钟信号的至少一个输出时钟信号和所述第二多个输出时钟信号的至少一个输出时钟信号的上升或下降边缘来控制诸延迟线；以及通信地耦合到所述诸延迟线的交叉控制模块，所述交叉控制模块被配置来从时钟信号源接收时钟信号，确定互补时钟输入信号中的交叉误差，并使用所述交叉误差来生成用于所述诸延迟线的所述输入时钟信号。

2.如权利要求1所述的设备，其特征在于，所述第二输入时钟信号是所述第一输入时钟信号的互补信号。

3.如权利要求2所述的设备，其特征在于，所述第一延迟线和所述第二延迟线被安排在电并联的路径中并包括延迟元件的互补对。

4.如权利要求3所述的设备，其特征在于，所述延迟元件的每个互补对包括通信地相互耦合的两个电并联延迟元件。

5.如权利要求1所述的设备，其特征在于，所述交叉控制模块被配置来接收来自所述多个延迟元件的第一延迟元件和第二延迟元件的输出信号，所述第二延迟元件与所述第一延迟元件互补，并利用来自所述第一延迟元件和所述第二延迟元件的输出信号的信号交叉点来确定互补时钟输入信号中的交叉误差。

6.如权利要求5所述的设备，其特征在于，所述信号交叉点是第一信号交叉点，并且其中所述交叉控制模块被进一步配置来将第二信号交叉点用于从所述多个延迟元件的第三延迟元件和第四延迟元件接收到的输出信号，所述第四延迟元件与所述第三延迟元件互补。

7.如权利要求6所述的设备，其特征在于，所述交叉控制模块被配置来在所述第一信号交叉点不同于所述第二信号交叉点时改变控制信号电压，并在所述第一信号交叉点基本上等于所述第二信号交叉点时提供稳定状态控制信号电压。

8.如权利要求1所述的设备，其特征在于，所述控制电路被配置来至少部分基于延迟线输出时钟信号的上升和下降边缘来控制所述诸延迟线。

9.如权利要求1所述的设备，其特征在于，所述设备被配置来向采样器电路提供所述多个输出时钟信号。

10.一种多相位时钟设备，包括：

具有第一多个延迟元件的第一延迟线；

具有第二多个延迟元件的第二延迟线，所述第一延迟线和所述第二延迟线在电并联路径中并形成延迟元件对；以及电耦合到所述第一延迟线和所述第二延迟线并被配置用于以下的模块：

从时钟信号源接收互补时钟输入信号，

从第一对延迟元件接收第一对输出信号，

利用所述第一对输出信号的信号交叉点来调节所述互补时钟输入信号中的交叉点以形成经调节的互补时钟输入信号，以及将所述经调节的互补时钟输入信号输出到所述第一和第二延迟线。

11.如权利要求10所述的设备，其特征在于，所述模块被进一步配置来从第二对延迟元件接收第二对输出信号，并基于所述第一对输出信号和所述第二对输出信号来调节所述交叉点。

12.如权利要求10所述的设备，其特征在于，各延迟元件对是延迟元件的互补对。

13.如权利要求10所述的设备，其特征在于，每一对延迟元件包括相互电耦合的两个延迟元件。

14.如权利要求11所述的设备，其特征在于，还包括被配置来至少部分基于在沿着所述第一延迟线和所述第二延迟线的一个或多个位置处输出的一个或多个输出时钟信号的上升和下降边缘来控制所述第一延迟线和所述第二延迟线的控制电路。

15.如权利要求14所述的设备，其特征在于，所述控制电路被配置来输出用于每个延迟元件中的电组件的第一子集的第一控制信号以及用于每个延迟元件中的电组件的第二子集的第二控制信号。

16.如权利要求15所述的设备，其特征在于，所述第一控制信号相比于所述第二控制信号被提供给每个延迟元件中更大数量的电组件。

17.如权利要求14所述的设备，其特征在于，沿着所述第一延迟线和所述第二延迟线的所述一个或多个位置包括安排在沿着所述第一延迟线和所述第二延迟线的不同位置处的电并联延迟元件的一个或多个对。

18.如权利要求10所述的设备，其特征在于，所述信号交叉点是第一信号交叉点，并且其中所述模块被进一步配置来将第二信号交叉点用于从所述多个延迟元件的第三延迟元件和第四延迟元件接收到的输出信号。

19.如权利要求18所述的设备，其特征在于，所述模块被配置来生成额外电流来在所述第一信号交叉点不同于所述第二信号交叉点时改变控制信号电压，并在所述第一信号交叉点基本上等于所述第二信号交叉点时提供稳定状态控制信号电压。

20.一种多相位时钟生成器，包括：

具有多个互补延迟元件的电并联的第一和第二延迟线；

输入缓冲器和交叉控制模块，所述输入缓冲器和交叉控制模块配置用于从时钟信号源接收第一源时钟输入信号和第二源时钟输入信号、从所述电并联的第一和第二延迟线接收反馈信号、并通过至少部分基于从所述电并联的第一和第二延迟线接收的所述反馈信号确定所述第一源时钟输入信号和所述第二源时钟输入信号中的交叉误差来向所述电并联的第一和第二延迟线输出互补时钟输入信号；以及控制电路，所述控制电路配置来至少部分基于在沿着所述电并联的第一和第二延迟线的一个或多个位置处输出的一个或多个输出时钟信号的上升和下降边缘来控制诸延迟线。

说明书

多相位时钟生成

技术领域

[0001] 本申请涉及时钟生成器，尤其涉及用于高速I/O电路的多相位时钟生成器。

背景技术

[0002] 用于以高速将大量数据在短距离上进行传输的高速I/O(输入/输出)数据电路可能遭受各种性能问题。例如，针对许多常用I/O接口的规范可能是通用目的设计，其试图符合宽范围的设计约束，并且不是对于任何一个设计最优的。此外，利用基于分组的通信的I/O数据电路可能具有大存储器需求并且可能伴有显著的等待时间惩罚。

发明内容

[0003] 揭示了涉及用于高速I/O电路的多相位时钟生成器的各实施例。一个揭示的示例提供包括具有多个延迟元件的延迟线的多相位时钟生成器，该延迟线被配置来接收输入时钟信号并输出具有相比于输入时钟信号的相位不同相位的多个输出时钟信号。该多相位时钟生成器进一步包括控制电路，该控制电路配置用于至少部分基于在沿着延迟线的一个或多个位置处输出的一个或多个输出时钟信号的上升边缘和下降边缘来控制延迟线。

[0004] 提供本概述以便以简化的形式介绍以下在详细描述中进一步描述的一些概念。本概述并不旨在标识所要求保护主题的关键特征或必要特征，也不旨在用于限制所要求保护主题的范围。此外，所要求保护的主题不限于解决在本公开的任一部分中所提及的任何或所有缺点的实现。

附图说明

[0005] 图1示出了示例高速I/O数据系统的框图。

[0006] 图2示出了包括用于生成多相位时钟信号的延迟锁定环的示例多相位时钟生成器的框图。

[0007] 图3示出了图2的多相位时钟生成器的示例延迟元件。

[0008] 图4示出了图2的多相位时钟生成器的用于将延迟元件的输出进行反相的示例反相器。

[0009] 图5示出图2的相位检测和电荷泵块的示例。

[0010] 图6示出图2的输入缓冲器和交叉控制块的示例。

[0011] 图7示出了用于图2的延迟元件的示例电路图。

[0012] 图8示出了用于图6的交叉块电路的示例电路图。

[0013] 图9示出了用于图6的交叉控制块的示例电路图。

[0014] 图10示出图5的相位检测和电流泵块的示例电路图。

[0015] 图11示出了用于图10的相位检测电路的示例电路图。

具体实施方式

[0016] 为了维持同步同时在各电子组件(例如，片上系统[SoC]元件、处理核，等)之间传输信号，时钟信号可在各电子组件之间被传递。与锁相环(PLL)或注入锁定振荡器(ILO)相反，延迟锁定环(DLL)可提供增强的抖动跟踪性能和更低的自生成抖动，因为DLL沿着延迟元件的线传播输入信号且不随时间积聚或集成输入信号抖动。因此，揭示了涉及使用DLL电路来生成用于在I/O系统的接收器侧处的数据采样器的多相位时钟信号的各示例。此外，由于来自DLL的输入时钟信号中的相位间距误差的最小化相比于用PLL而言复杂得多，揭示了测量在电压受控延迟线处的上升和下降信号两者以便至少减少或最小化相位间距误差的各示例。

[0017] 在讨论示例DLL电路之前，参考图1描述示例高速I/O数据系统100。系统100包括具有数据电路110和时钟电路112的第一芯片104，和具有数据电路124和时钟电路126的第二芯片106。要理解芯片104和106可代表任何合适的电组件，诸如微芯片、处理核，以及其它电路元件。

[0018] 数据电路110包括数据串行化器和输出驱动器116，且数据电路124也包括数据串行化器和输出驱动器130。第一芯片104的数据电路110和时钟电路112，以及第二芯片106的数据电路124和时钟电路126通过数据信道136、138和140形成片到片I/O数据接口。

[0019] 系统100包括用于在第一数据电路110的数据串行化器和输出驱动器116和第二数据电路124的数据串行化器和输出驱动器130之间进行数据通信的数据信道136。数据信道136可被实现为双向数据信道，或可具有任何其它合适的实现。系统100包括用于在第一芯片104和第二芯片106之间传输时钟信号的单向时钟数据信道138和140。

[0020] 第一芯片104的数据电路110还包括采样器142、发射机时钟相位内插器144、接收机时钟相位内插器146、发射机时钟分发148，以及接收机时钟分发150。数据电路110还包括写时钟模块152和读时钟模块154。类似地，第二芯片106的数据电路124包括采样器156、发射机时钟相位内插器158、接收机时钟相位内插器160、发射机时钟分发162，以及接收机时钟分发164。数据电路124还包括写时钟模块166和读时钟模块168。

[0021] 接收机时钟分发150和164通过接收机时钟相位内插器146和160向采样器142和156提供多相位时钟信号，以允许跨信道136被接收的数据信号的采样。用于生成多相位时钟信号的电路的各示例将在下文中更详细描述。

[0022] 第一芯片104的时钟电路112被配置来经由复用器172从时钟电路126接收时钟信号，并通过延迟锁定环(RX DLL)174，来从所接收到的时钟信号生成多相位时钟信号。复用器，诸如复用器172，可被用于各电路供生产测试和/或用于任务模式操作。复用器允许使用(例如，耦合到信道138的时钟)本地地生成的传输时钟来代替(例如，经由信道140)进入接收时钟。

[0023] 由RX DLL 174生成的多相位时钟信号接着经由接收机时钟分发150和接收机时钟相位内插器146被提供给采样器142。所示出的时钟电路112还包括：包括从参考时钟178接收时钟数据的发射机锁相环(TX PLL)176、时钟相位内插器180，以及上述数据串行化器和输出驱动器120的数据传输时钟生成器。时钟电路112通过信道138和140与时钟电路126对接。

[0024] 如上所述，第二芯片106的数据电路124与第一芯片104的数据电路110对称。类似地，第二芯片106的时钟电路126与第一芯片104的时钟电路112对称。因此，第二芯片106的时钟电路126包括包含复用器182和DLL184的接收机时钟电路，以通过接收机时钟分发164和接收机时钟相位内插器160来生成用于采样器156的多相位时钟信号。时钟电路126还包括：包括接收参考时钟输入188的发射机锁相环(PLL)186、相位内插器190，以及数据串行化器和输出驱动器134的发射机时钟电路，以提供用于数据传输的时钟信号。

[0025] 如上所述，至少部分基于跨信道138和/或140接收的时钟信号使用PLL或ILO以生成用于数据采样器的多相位接收机时钟信号在抖动跟踪和其它问题方面可能经受困难。相反，使用DLL174和184可提供更好的抖动跟踪性能。然而，使用DLL在各时钟信号之间精确地控制相位间距相比使用PLL或ILO可能更困难。

[0026] 因此，图2示出了适合用作用于生成多相位时钟信号的DLL 174和184的示例延迟锁定环(DLL)。在此，所描绘的DLL在本文中还可以被称为多相位时钟生成器200。多相位时钟生成器200包括一条或多条延迟线，在图2中示为延迟线202a和延迟线202b。尽管示出两条延迟线，其它实现可利用不同数量的延迟线。

[0027] 每条延迟线具有多个延迟元件，针对两条线一并示出为块S2-S9和NS2-NS9，并被配置来输出具有相比于输入时钟信号的相位而言不同相位的多个输出时钟信号。延迟线202a和202b在电并联路径中被安排并包括延迟元件的互补对。多相位时钟生成器200的时钟输出(例如，clk0-clk9的一个或多个)被提供给芯片106的采样器156(例如，每个采样器一个时钟输出)以允许进入的信号被采样。通过经由多相位时钟生成器生产10个时钟信号，时钟信号INN和INP以进入采样器的数据信号的速率的十分之一进入多相位时钟生成器。

[0028] 所接收的时钟信号INN和INP可能具有交叉误差，因为时钟信号INN和互补(complementary)的时钟信号INP可能不同时跨过逻辑高和逻辑低电平之间的中点。在此情况中，INN和INP信号可高(例如，更接近信号峰值)或低(例如，更接近信号波谷)地相互交叉。交叉误差可由从其接收时钟信号INN和INP的时钟发射机中的电路元件引起的错误所致，并可能影响由多相位时钟生成器200生成的输出时钟信号之间的定时。因此，时钟信号INN和INP首先被提供给配置用于减少交叉误差的输入缓冲器和交叉控制块/模块204。经调节的时钟信号INNX和INPX接着被输出到延迟线和/或电连接到延迟线的延迟元件。

[0029] 输入缓冲器和交叉控制块204可以以任何合适的方式调节接收到的互补时钟信号INN和INP。例如，所描绘的输入缓冲器和交叉控制块204至少部分基于从电连接到每条延迟线的最前的两个块(例如FBCLK0、NFBCLK1、FBCLK1和NFBCLK0)接收的反馈来调节时钟信号INN和INP。在其它实现中，除了和/或替代上述块的一个或多个，其它块(例如，延迟线中的延迟元件，诸如块S2-S9和/或NS2-NS9的一个或多个)可被利用来反馈。这些反馈信号(例如，FBCLK0、NFBCLK0、FBCLK1和NFBCLK1)在交叉控制块中被滤波并转换成DC电压，使得仅保留用于影响交叉控制(例如，FBCLK0和NFBCLK0的交叉点以及FBCLK1和NFBCLK1的交叉点)的信息，如以下结合图6和9更详细描述的。输入缓冲器和交叉控制块204调节反馈信号FBCLK0和NFBCLK0的交叉误差，使得其基本上等于反馈信号FBCLK1和NFBCLK1的交叉误差，并且在此实施例中这进而导致经调节的时钟信号INNX和INPX的交叉误差基本上等于零。

[0030] 延迟线202a和202b的输出的进一步控制由相位检测器和电荷泵块206a和206b提供，其至少部分基于所测量的沿着延迟线的一个或多个位置处输出的一个或多个输出时钟信号的上升和下降边缘来控制延迟线。相位检测器和电荷泵块从延迟线早期(例如，NS2和S2)以及延迟线晚期(例如，S7和NS7)两者的延迟元件接收信号。

[0031] 在所描绘的示例中，相位检测器和电荷泵206a测量信号TCLK0(终端时钟0，从延迟元件S7输出)和CLK0(时钟0，从延迟元件NS2输出)的相对相位，并在主控制信号MAIN CTRL上设置与这个相对相位成比例的电压。负反馈允许延迟锁定环锁定使得TCLK0和CLK0信号对齐并具有基本相等的相位。类似地，相位检测器和电荷泵206b测量信号TCKL5和CLK5的相对相位，并在辅控制信号AUX CTRL上设置与这个相对相位成比例的电压。负反馈允许延迟锁定环锁定使得TCLK5和CLK5信号对齐并具有基本相等的相位。以此方式，多相位时钟生成器200维持上升和下降边缘两者的相位精确性。

[0032] 如以下结合图6更详细描述的，主控制和辅控制信号被提供到每个延迟元件以控制延迟元件中的晶体管的栅极的相应子集。在某些示例中，主控制可被连接到比辅控制更多的晶体管。在其它示例中，主控制可被连接到延迟元件中和辅控制相同数量的晶体管，或更少数量的晶体管。

[0033] 延迟线202a和202b被配置使得延迟线202a中的时钟信号和延迟线202b中对应的时钟信号的相对相位基本上类似。相位检测器和电荷泵206a和206b因此被利用来检测并充分纠正TCKL0和CLK0，以及TCLK5和CLK5的相对相位中的误差。

[0034] 在某些示例中，延迟线202a和延迟线202b中的互补延迟元件可被交叉耦合，如以下相对于图3进一步详细描述的。在这样的示例中，主控制信号和辅控制信号可分别被连接到延迟线202a和延迟线202b，而不是将主控制信号连接到这两条延迟线并将辅控制信号连接到这两条延迟线。在其它示例中，主控制和辅控制信号的每一个可被提供给延迟线202a和延迟线202b两者，不管互补延迟元件是否交叉耦合。尽管示为两个块，要理解在某些示例中相位检测器和电荷泵块206a和206b可被实现为单个电路。

[0035] 图3示出了图2的多相位时钟生成器200的延迟元件S0-9和NS0-9的示例示意图300。框302a表示具有图2的偶数NS标签(例如，NS0、NS2、NS4、NS6和NS8)的延迟元件，而框
302b表示具有偶数S标签(例如，S0、S2、S4、S6和S8)的延迟元件。此外，框302c表示具有奇数S标签(例如，S1、S3、S5、S7和S9)的延迟元件，而框302d表示具有奇数NS标签(例如，NS1、NS3、NS5、NS7和NS9)的延迟元件。如图2所示，每个延迟元件从输入缓冲器和交叉控制块204(例如，如针对NS0和S0所示)或从紧前一个延迟元件接收输入。因此，反映在NIN输入端口的每个偶数延迟元件的输入与OUT输出端口处的对应输出相关联(例如，INPX是针对输出NS0的延迟元件的输入，S1是针对输出NS2的延迟元件的输入，等等)。

[0036] 如上面所描述的，在某些示例中，每个延迟元件可接收主控制信号和辅控制信号的输入。MAINP(或CTRLP0)控制输出上升延迟，而MAINN(或CTRLN0)控制输出下降延迟。类似地，AUXP(或CTRLP5)控制输出上升延迟，而AUXN(或CTRLN5)控制输出下降延迟。

[0037] 如进一步示出的，来自延迟线202a的每个偶数延迟元件的输出经由每个延迟元件上的XNIN输入来被耦合到来自延迟线202b的每个偶数延迟元件的输出。类似地，来自延迟线202a的每个奇数延迟元件的输出经由每个延迟元件上的对应的XNIN输入来被耦合到来自延迟线202b的每个奇数延迟元件的输出。这提供了两条延迟线的交叉耦合，如以上结合图2提及的。

[0038] 图4示出了连接到图2的每个延迟元件的时钟输出的反相器的示例示意图400。反相器IN_LV1表示连接到NS0和NS1的反相器，其分别输出NS0和NS1的FBCLK0和FBCLK1。类似标志指定其它反相器的位置。例如，反相器INV_LV2对应于连接到S2-S6和NS2-NS6的各反相器，其输出用于控制数据采样器的时钟信号CLK0-CLK9。

[0039] 图5和6示出图2的相位检测器和电荷泵206a/206b(图5中的PDQP电路500)和图2的输入缓冲器和交叉控制块204(图6中的XOVER CONTROL(交叉控制)电路602和XOVER(交叉)电路604a和604b)的示例示意图。PDQP500接收来自TCLK0、CLK0、TCLK5和CLK5的输入(如以上结合图2描述的)并输出分别用做主控制信号和辅控制信号的控制信号CTRLP0、CTRLN0、CTRLP5和CTRLN5。

[0040] 图6的交叉控制电路602接收反馈时钟和互补反馈时钟(例如，FBCLK0、FBCLK1、NFBCLK0和NFBCLK1)并输出指示反馈时钟的相对交叉点的交叉(XOVER)输出信号以控制交叉电路604a和604b。交叉电路将相应互补传输的时钟输入信号作为输入接收(例如，交叉604a接收图2中示出的INN信号，同时交叉604b接收图2中示出的互补INP信号)，并基于从PDQP(例如CTRLP0/MAINP和CTRLN0/MAINN)和交叉控制(例如XOVER)接收的控制信号输出经调节的时钟信号INNX或INPX。如所示的，每个交叉电路的输出通过XNIN输入被耦合到其它交叉电路，以提供延迟线之间的交叉耦合。

[0041] 图7示出了诸如图2和3的那些用于电压受控延迟元件700的示例电路图。例如，延迟元件700可对应于图3的任何延迟元件302a-302d。NIN表示图2的输入缓冲器和交叉控制块204的输出，且XNIN提供来自另一条延迟线的延迟元件的交叉耦合。图7所示的示意图是电流匮乏(current－starved)反相器的示例。在某些示例中，连接到XNIN的晶体管可比其它晶体管更弱。

[0042] 如所示，相比于具有耦合到辅控制输入的栅极的两个晶体管(MP11和MN11)，四个晶体管(MP2、MP13、MN2和MN13)具有耦合到主控输入(例如，MAINP或MAINN)的栅极。因此，在此示例中，主控制输入提供约三分之二的控制，而辅控制输入提供约三分之一的控制。可以理解，任何合适的主控制对辅控制比可被使用，而不背离本公开的范围。

[0043] 图8示出了诸如图6的交叉电路604a/604b的交叉电路800的示例电路图。类似图7所示的延迟元件，交叉电路与电流饥饿反相器类似地执行。MAINP控制输出上升延迟，NAINN控制输出下降延迟，(例如，去往晶体管MP3的)XOVER输入以互补方式控制两个延迟。

[0044] 图9示出了图6的交叉控制电路602的示例电路图。如所示，左下角的四个晶体管(例如，MFET MN1-4)类似于XOR栅极操作。图的左下角的八个MFET(例如，MFET MN1-4以及MN7和MN10-12)被利用来测量反馈时钟的交叉点(例如，以确定是否时钟交叉高(crossover high)/交叉低(crossover low))。如果FBCLK0和NFBCLK0交叉高，则FBCLK1和NFBCLK1将交叉低。这个控制环调节交叉点，直至FBCLK0和NFBCLK0与FBCLK1和NFBCLK1的交叉点基本上相同。左边的四个MFET是FBCLK/NFBCLK1，而右边的四个MFET(MN7和MN10-12)是FBCLK/NFBCLK0。当每组反馈时钟的交叉点基本上相等时，四个对应晶体管(例如FBCLK1/NFBCLK1的MN1-4和FBCLK0/NFBCLK0的MN7/MN10-12)的聚集的下拉电流基本上等于另四个晶体管的聚集的下拉电流。当聚集的下拉电流基本上相等时，在FBMX处的电压是稳定状态(例如，在稳定操作点，不上升或下降)。FBMX被耦合到栅极TXG_LV1并通过图9中TXG_LV1的右侧的各组件提供的(具有反馈补偿的)反相放大器被放大，导致经反相并经放大的FBMX作为XOVER输出信号被输出。以此方式，交叉控制模块随第一信号交叉点从第二信号交叉点偏离而改变电压输出，并在第一信号交叉点基本上等于第二信号交叉点时提供稳定状态电压输出。

[0045] 参见图8，在示例场景中，当XOVER是高电压时，MN3更强而MP3更弱。在此情况中，输入缓冲器和交叉控制块的输出OUT比其上升而言下降更快。因此，向延迟元件NS0和S0提供的信号交叉低，而来自NS0和S0的输出(图2的FBCLK0和NFBCLK0)交叉高。由于NS0和S0的输出被反相以形成FBCLK0和NFBCLK0，因此这些信号的交叉点低。如果FBCLK0和NFBCLK0的交叉点低，则低的下拉电流存在于FBMX上，致使FBMX拉上去，走高。由于图9中所示的反相放大器，FBMX将被反相并作为XOVER在低电压输出。因此，这个反馈允许对高的XOVER输出的响应以拉低XOVER输出。

[0046] 图10示出图5的相位检测和电流泵电路PDQP 500的示例电路图。PDQP包括RXPD电路1002a和1002b，其包括更详细地在图11示出的相位检测器。RXPD电路将TCLK和CLK信号的相对边缘定位进行比较(例如，RXPD 1002a比较TCLK0和CLK0，而RXPD1002b比较TCLK5和CLK5)并输出电压以用作延迟信号。如果相应终端时钟(例如，TCLK0/TCLK5)走在时钟信号(例如，CLK0/CLK5)之前则输出电压高，而如果相应终端时钟走在时钟信号之后则输出电压低。在RXPD电路之上示出的相位检测电荷泵取决于延迟信号为高还是低来生成输出电流。例如，延迟信号可被输入到开关MP28和MN29，开关MP28和MN29取决于延迟是高还是低来启动开或关。开关分别选择性短路MP30/MN27的源，其被偏置，使得当源接地时，晶体管将少量电流传导到CTRLP0节点上或传导离开CTRLP0节点。此外，滤波器电容器(MCAP1)可被提供在电荷泵的输出上。基于示例电路是被用于图2的相位检测和电荷泵块206a还是图2的相位检测和电荷泵块206b(例如，用于主或辅控制路径/块)，CTRLP0可去往MAINN或AUXP。

[0047] 由MP5/MN1形成的电流镜像被用于生成CTRLN0。取决于其中电路被使用的块，CTRLN0被提供给MAINN或AUXN。CTRLP5和CTRLN5的生成类似于CTRLP0和CTRLN0来执行，其中CTRLP5和CTRLN5提供辅控制信号而CTRLP0/CTRLN0提供主控制信号。

[0048] 图11示出了相位检测器RXPD1100的示例电路图。相位检测器RXPD1100被用于图10的RXPD电路1002a或1002b中，以生成指示相关联的TCLK/CLK信号的边缘是早还是晚的逻辑信号。

[0049] 另一示例提供包括具有多个延迟元件的延迟线和控制电路的设备，该延迟线被配置来接收输入时钟信号并将具有相比于输入时钟信号的相位而言不同相位的多个输出时钟信号输出到采样器电路，该控制电路被配置来至少部分基于在沿着延迟线的一个或多个位置处输出的一个或多个输出时钟信号的上升边缘和下降边缘来控制该延迟线。在这样的示例中，延迟线可以是第一延迟线，多个延迟元件可以是第一多个延迟元件，且多个输出时钟信号可以是第一多个输出时钟信号，并且多相位时钟生成器可附加地或替代地包括具有第二多个延迟元件的第二延迟线，该第二延迟线被配置来接收输入时钟信号的互补信号并输出第二多个输出时钟信号。在这样的示例中，第一延迟线和第二延迟线可附加地或替代地被安排在电并联的路径中并可包括延迟元件的互补对。在这样的示例中，延迟元件的每个互补对可附加地或替代地包括通信地相互耦合的两个电并联延迟元件。在这样的示例中，设备可附加地或替换地包括通信地耦合到延迟线的交叉控制模块，该交叉控制模块被配置来从时钟信号源接收时钟信号，从多个延迟元件的第一延迟元件和第二延迟元件接收输出信号，第二延迟元件与第一延迟元件互补，利用来自第一延迟元件和第二延迟元件的输出信号的信号交叉点来确定互补时钟输入信号中的交叉误差，并使用该交叉误差生成延迟线的输入时钟信号。在这样的示例中，信号交叉点可以是第一信号交叉点，且交叉控制模块可附加地或替代地被配置来将第二信号交叉点用于从多个延迟元件的第三延迟元件和第四延迟元件接收的输出信号，第四延迟元件与第三延迟元件互补。在这样的示例中，交叉控制模块可附加地或替代地被配置来在第一信号交叉点不同于第二信号交叉点时改变控制信号电压，并在第一信号交叉点基本上等于第二信号交叉点时提供稳定状态控制信号电压。在这样的示例中，控制电路可附加地或替代地被配置来至少部分基于延迟线输出时钟信号的上升和下降边缘来控制延迟线。在这样的示例中，设备可附加地或替代地被配置来向采样器电路提供多个输出时钟信号。以上描述的示例中的任何一个或全部可按任何合适的方式被组合在各实现中。

[0050] 另一示例提供包括具有多个延迟元件的延迟线以及电耦合到多个延迟元件的模块的设备，所述设备配置用于从时钟信号源接收互补时钟输入信号，分别从多个延迟元件的第一延迟元件和第二延迟元件接收第一输出信号和第二输出信号，利用第一输出信号和第二输出信号的信号交叉点来确定互补时钟输入信号中的交叉误差，并使用交叉误差将经调节的互补时钟输入信号输出到延迟线。在这样的示例中，延迟线可以是第一延迟线，多个延迟元件可以是第一多个延迟元件，且多个输出时钟信号可以是第一多个输出时钟信号，并且多相位时钟生成器可附加地或替代地包括具有第二多个延迟元件的第二延迟线，该第二延迟线被配置来接收输入时钟信号的互补信号并输出第二多个输出时钟信号。在这样的示例中，第一延迟线和第二延迟线可附加地或替代地被安排在电并联的路径中并包括延迟元件的互补对。在这样的示例中，延迟元件的互补对附加地或替代地可相互电耦合。在这样的示例中，控制电路替代地或附加地可被配置来至少部分基于在沿着第一延迟线和第二延迟线的一个或多个位置处输出的一个或多个输出时钟信号的上升和下降边缘来控制第一延迟线和第二延迟线。在这样的示例中，控制电路可替代地或附加地被配置来输出每个延迟元件中的电组件的第一子集的第一控制信号以及每个延迟元件中的电组件的第二子集的第二控制信号。在这样的示例中，第一控制信号可替代地或附加地相比于第二控制信号被提供给每个延迟元件中更大数量的电组件。在这样的示例中，沿着第一延迟线和第二延迟线的一个或多个位置可替代地或附加地包括安排在沿着第一延迟线和第二延迟线的不同位置处的电并联延迟元件的一个或多个对。在这样的示例中，信号交叉点可以是第一信号交叉点，并且交叉控制模块可替代地或附加地被配置来将第二信号交叉点用于从多个延迟元件的第三延迟元件和第四延迟元件接收到的输出信号。在这样的示例中，交叉控制模块可替代地或附加地被配置来在第一信号交叉点不同于第二信号交叉点时生成额外电流来改变控制信号电压，并在第一信号交叉点基本上等于第二信号交叉点时提供稳定状态控制信号电压。以上描述的示例中的任何一个或全部可按任何合适的方式被组合在各实现中。

[0051] 另一示例提供包括电并联的第一和第二延迟线、输入缓冲器和交叉控制模块、以及控制电路的多相位时钟生成器，所述第一和第二延迟线具有多个互补延迟元件，所述输入缓冲器和交叉控制模块配置用于从时钟信号源接收第一源时钟输入信号和第二源时钟输入信号、从电并联的第一和第二延迟线接收反馈信号、并通过至少部分基于从电并联的第一和第二延迟线接收的反馈信号确定第一源时钟输入信号和第二互补源输入时钟信号中的交叉误差来向电并联的第一和第二延迟线输出互补时钟输入信号，所述控制电路配置来至少部分基于在沿着电并联的第一和第二延迟线的一个或多个位置处输出的一个或多个输出时钟信号的上升和下降边缘来控制延迟线。以上描述的元件中的任何一个或全部可按任何合适的方式被组合在各实现中。

[0052] 以上描述的各示例可结合采样器电路来使用以帮助使得采样器能够被定时，使得相对相位基本上跨360度均等分布，如上面描述的示例多相位时钟生成器可提供具有相对于其它时钟生成器(例如，使用PLL的时钟生成器)而言增加的相位精确度和下降的抖动、插入延迟和交叉误差的输出信号。

[0053] 将会理解，本文描述的配置和/或方式本质是示例性的，这些具体实施例或本文示例不应被视为限制性的，因为许多变体是可能的。本文描述的具体例程或方法可以表示任何数量的处理策略中的一个或多个。如此，所示和/或所述的各种动作可以以所示和/或所述顺序、以其他顺序、并行地执行，或者被省略。同样，上述过程的次序可以改变。

[0054] 本公开的主题包括各种过程、系统和配置以及此处公开的其他特征、功能、动作和/或属性、以及它们的任一和全部等价物的所有新颖且非显而易见的组合和子组合。