移位寄存器及其驱动方法、栅极驱动装置以及显示装置

摘要

本发明提供一种移位寄存器，其包括输入模块、保持模块、选择输出模块、第一、第二以及第三输出模块。输入模块被配置为控制第一和第二节点的电压。保持模块被配置为用于保持第一和第二节点的电压，以及第一和第二输出模块的输出电压。选择输出模块被配置为选择第一输出模块和/或第二输出模块来输出扫描信号，并根据第二节点的电压来控制第三节点和/或第四节点的电压。第一输出模块被配置为根据第一节点和第三节点的电压，从第一输出端输出第一输出信号。第二输出模块被配置为根据第一节点和第四节点的电压从第二输出端输出第二输出信号。第三输出模块被配置为根据第二时钟信号和第二节点的电压从第三输出端输出第三输出信号。

权利要求

1.一种移位寄存器，包括输入模块、保持模块、选择输出模块、第一输出模块、第二输出模块以及第三输出模块，其中，所述输入模块被配置为根据来自输入端的起始信号、来自第一时钟信号端的第一时钟信号和来自第一电压端的第一电压来控制第一节点和第二节点的电压；

所述保持模块被配置为用于保持所述第一和第二节点的电压，以及所述第一和第二输出模块的输出信号；

所述选择输出模块被配置为选择所述第一输出模块和/或所述第二输出模块来输出扫描信号，并根据所述第二节点的电压来控制第三节点和/或第四节点的电压；

所述第一输出模块被配置为根据所述第一节点和第三节点的电压，从第一输出端输出第一输出信号；

所述第二输出模块被配置为根据所述第一节点和第四节点的电压从第二输出端输出第二输出信号；

所述第三输出模块被配置为根据来自第二时钟信号端的第二时钟信号和所述第二节点的电压从第三输出端输出第三输出信号。

2.根据权利要求1所述的移位寄存器，其中，所述输入模块包括第一晶体管、第二晶体管和第三晶体管，其中所述第一晶体管的控制极耦接所述第一时钟信号端，所述第一晶体管的第一极耦接输入端，所述第一晶体管的第二极耦接所述第二节点；

所述第二晶体管的控制极耦接所述第一时钟信号端，所述第二晶体管的第一极耦接第一电压端，所述第二晶体管的第二极耦接所述第一节点；

所述第三晶体管的控制极耦接所述第二节点，所述第三晶体管的第一极耦接所述第一时钟信号端，所述第三晶体管的第二极耦接所述第一节点。

3.根据权利要求1所述的移位寄存器，其中，所述保持模块包括第一电容器、第二电容器、第三电容器、第四晶体管和第五晶体管，所述第一电容器的第一端耦接所述第一节点，所述第一电容器的第二端耦接第二电压端；

所述第二电容器的第一端耦接所述第二节点，所述第二电容器的第二端耦接所述第一输出端；

所述第三电容器的第一端耦接所述第二节点，所述第三电容器的第二端耦接所述第二输出端；

所述第四晶体管的控制极耦接所述第一节点，所述第四晶体管的第一极耦接所述第二电压端，所述第四晶体管的第二极耦接所述第五晶体管的第一极；

所述第五晶体管的控制极耦接所述第二时钟信号端，所述第五晶体管的第二极耦接所述第二节点。

4.根据权利要求1所述的移位寄存器，其中，所述选择输出模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管，所述第六晶体管的控制极耦接第一选择信号，所述第六晶体管的第一极耦接所述第二节点，所述第六晶体管的第二极耦接所述第三节点；

所述第七晶体管的控制极耦接第二选择信号，所述第七晶体管的第一极耦接第二电压端，所述第七晶体管的第二极耦接所述第三节点；

所述第八晶体管的控制极耦接第三选择信号，所述第八晶体管的第一极耦接所述第二节点，所述第八晶体管的第二极耦接所述第四节点；

所述第九晶体管的控制极耦接第四选择信号，所述第九晶体管的第一极耦接所述第二电压端，所述第九晶体管的第二极耦接所述第四节点。

5.根据权利要求1所述的移位寄存器，其中，所述第一输出模块包括第十晶体管和第十一晶体管，所述第十晶体管的控制极耦接所述第一节点，所述第十晶体管的第一极耦接第二电压端，所述第十晶体管的第二极耦接所述第一输出端；

所述第十一晶体管的控制极耦接所述第三节点，所述第十一晶体管的第一极耦接所述第二时钟信号端，所述第十一晶体管的第二极耦接所述第一输出端。

6.根据权利要求1所述的移位寄存器，其中，所述第二输出模块包括第十二晶体管和第十三晶体管，所述第十二晶体管的控制极耦接所述第一节点，所述第十二晶体管的第一极耦接第二电压端，所述第十二晶体管的第二极耦接所述第二输出端；

所述第十三晶体管的控制极耦接所述第四节点，所述第十三晶体管的第一极耦接所述第二时钟信号端，所述第十三晶体管的第二极耦接所述第二输出端。

7.根据权利要求1所述的移位寄存器，其中，所述第三输出模块包括第十四晶体管和第十五晶体管，其中所述第十四晶体管的控制极耦接所述第二时钟信号端，所述第十四晶体管的第一极耦接所述第二节点，所述第十四晶体管的第二极耦接所述第三输出端；

所述第十五晶体管的控制极耦接所述第二节点，所述第十五晶体管的第一极耦接所述第二时钟信号端，所述第十五晶体管的第二极耦接所述第三输出端。

8.根据权利要求1所述的移位寄存器，其中，所述第一时钟信号的占空比大于1/2，所述第二时钟信号与所述第一时钟信号相差半个周期。

9.一种驱动如权利要求1所述的移位寄存器的驱动方法，包括：

在第一时间段，通过输入模块控制第一节点和第二节点的电压，以控制第一和第二输出模块的输出，以及根据所述第二节点的电压和第二时钟信号控制第三输出模块的输出；

在第二时间段，通过保持模块保持所述第二节点的电压，在所述输入模块的控制下反相所述第一节点的电压，通过选择输出模块来控制第三节点和第四节点的电压，以分别控制第一输出模块和第二输出模块的输出；

在第三时间段，通过输入模块控制第一节点和第二节点的电压，以控制第一和第二输出模块的输出；

在第四时间段，保持所述第一和第二节点的电压，由所述第一节点的电压控制第一和第二输出模块的输出。

10.根据权利要求9所述的方法，其中，在第二时间段，在通过控制所述第三节点的电压而打开所述第二时钟信号到所述第一输出模块的通路的情况下，从所述第一输出模块输出所述第二时钟信号；在通过控制所述第三节点的电压而关闭所述第二时钟信号到所述第一输出模块的通路的情况下，通过所述保持模块保持所述第一输出模块的输出。

11.根据权利要求9所述的方法，其中，在第二时间段，在通过控制所述第四节点的电压而打开所述第二时钟信号到所述第二输出模块的通路的情况下，从所述第二输出模块输出所述第二时钟信号；在通过控制所述第四节点的电压而关闭所述第二时钟信号到所述第二输出模块的通路的情况下，通过所述保持模块保持所述第二输出模块的输出。

12.一种栅极驱动装置，包括多个级联的如1-8中任一项所述的移位寄存器，其中，第一级移位寄存器的输入端被输入扫描启动信号；

其它级移位寄存器的输入端耦接上一级移位寄存器的第三输出端，第一时钟信号端耦接上一级移位寄存器的第二时钟信号端，第二时钟信号端耦接上一级移位寄存器的第一时钟信号端。

13.一种阵列基板，包括如权利要求12所述的栅极驱动装置。

14.一种显示装置，包括如权利要求13所述的阵列基板。

说明书

移位寄存器及其驱动方法、栅极驱动装置以及显示装置

技术领域

[0001] 本发明涉及显示技术领域，具体地，涉及适用于折叠显示器的移位寄存器及其驱动方法、栅极驱动装置、阵列基板以及显示装置。

背景技术

[0002] 随着显示技术的发展，可折叠显示屏越来越流行。在现有技术中，用于驱动可折叠显示屏的驱动电路的结构例如为如图1所示的结构。其采用多个级联的传统移位寄存器向左右两侧的显示区同步发送同一扫描信号，并通过设置在移位寄存器与左右侧显示区之间的控制电路来控制左右侧显示区的开启和关闭。如图1所示，通过控制信号S1和S2来控制左侧显示区的显示，通过控制信号S3和S4来控制右侧显示区的显示。然而这种方式会造成较难控制输出信号的延迟。

发明内容

[0003] 本文中描述的实施例提供了一种适用于折叠显示的移位寄存器及其驱动方法、栅极驱动装置、阵列基板以及显示装置，其能够更好地控制输出信号的延迟，更有利于驱动可折叠显示屏。

[0004] 根据本发明的第一方面，提供了一种移位寄存器，包括输入模块、保持模块、选择输出模块、第一输出模块、第二输出模块以及第三输出模块。输入模块被配置为根据来自输入端的起始信号、来自第一时钟信号端的第一时钟信号和来自第一电压端的第一电压来控制第一节点和第二节点的电压。保持模块被配置为用于保持第一和第二节点的电压，以及第一和第二输出模块的输出信号。选择输出模块被配置为选择第一输出模块和/或第二输出模块来输出扫描信号，并根据第二节点的电压来控制第三节点和/或第四节点的电压。第一输出模块被配置为根据第一节点和第三节点的电压，从第一输出端输出第一输出信号。第二输出模块被配置为根据第一节点和第四节点的电压从第二输出端输出第二输出信号。
第三输出模块被配置为根据第二时钟信号和第二节点的电压从第三输出端输出第三输出信号。

[0005] 在本发明的实施例中，输入模块包括第一晶体管、第二晶体管和第三晶体管。第一晶体管的控制极耦接第一时钟信号端，第一晶体管的第一极耦接输入端，第一晶体管的第二极耦接第二节点。第二晶体管的控制极耦接第一时钟信号端，第二晶体管的第一极耦接第一电压端，第二晶体管的第二极耦接第一节点。第三晶体管的控制极耦接第二节点，第三晶体管的第一极耦接第一时钟信号端，第三晶体管的第二极耦接第一节点。

[0006] 在本发明的实施例中，保持模块包括第一电容器、第二电容器、第三电容器、第四晶体管和第五晶体管。第一电容器的第一端耦接第一节点，第一电容器的第二端耦接第二电压端。第二电容器的第一端耦接第二节点，第二电容器的第二端耦接第一输出端。第三电容器的第一端耦接第二节点，第三电容器的第二端耦接第二输出端。第四晶体管的控制极耦接第一节点，第四晶体管的第一极耦接第二电压端，第四晶体管的第二极耦接第五晶体管的第一极。第五晶体管的控制极耦接第二时钟信号端，第五晶体管的第二极耦接第二节点。

[0007] 在本发明的实施例中，选择输出模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管。第六晶体管的控制极耦接第一选择信号，第六晶体管的第一极耦接第二节点，第六晶体管的第二极耦接第三节点。第七晶体管的控制极耦接第二选择信号，第七晶体管的第一极耦接第二电压端，第七晶体管的第二极耦接第三节点。第八晶体管的控制极耦接第三选择信号，第八晶体管的第一极耦接第二节点，第八晶体管的第二极耦接第四节点。第九晶体管的控制极耦接第四选择信号，第九晶体管的第一极耦接第二电压端，第九晶体管的第二极耦接第四节点。

[0008] 在本发明的实施例中，第一输出模块包括第十晶体管和第十一晶体管。第十晶体管的控制极耦接第一节点，第十晶体管的第一极耦接第二电压端，第十晶体管的第二极耦接第一输出端。第十一晶体管的控制极耦接第三节点，第十一晶体管的第一极耦接第二时钟信号端，第十一晶体管的第二极耦接第一输出端。

[0009] 在本发明的实施例中，第二输出模块包括第十二晶体管和第十三晶体管。第十二晶体管的控制极耦接第一节点，第十二晶体管的第一极耦接第二电压端，第十二晶体管的第二极耦接第二输出端。第十三晶体管的控制极耦接第四节点，第十三晶体管的第一极耦接第二时钟信号端，第十三晶体管的第二极耦接第二输出端。

[0010] 在本发明的实施例中，第三输出模块包括第十四晶体管和第十五晶体管。第十四晶体管的控制极耦接第二时钟信号端，第十四晶体管的第一极耦接第二节点，第十四晶体管的第二极耦接第三输出端。第十五晶体管的控制极耦接第二节点，第十五晶体管的第一极耦接第二时钟信号端，第十五晶体管的第二极耦接第三输出端。

[0011] 在本发明的实施例中，第一时钟信号的占空比大于1/2，第二时钟信号与第一时钟信号相差半个周期。

[0012] 根据本发明的第二方面，提供了一种驱动如上所述的移位寄存器的驱动方法。该方法包括：在第一时间段，通过输入模块控制第一节点和第二节点的电压，以控制第一和第二输出模块的输出，以及根据第二节点的电压和第二时钟信号控制第三输出模块的输出。在第二时间段，通过保持模块保持第二节点的电压，在输入模块的控制下反相第一节点的电压，通过选择输出模块来控制第三节点和第四节点的电压，以分别控制第一输出模块和第二输出模块的输出。在第三时间段，通过输入模块控制第一节点和第二节点的电压，以控制第一和第二输出模块的输出。在第四时间段，保持第一和第二节点的电压，由第一节点的电压控制第一和第二输出模块的输出。

[0013] 在本发明的实施例中，在第二时间段，在通过控制第三节点的电压而打开第二时钟信号到第一输出模块的通路的情况下，从第一输出模块输出第二时钟信号；在通过控制第三节点的电压而关闭第二时钟信号到第一输出模块的通路的情况下，通过保持模块保持第一输出模块的输出。

[0014] 在本发明的实施例中，在第二时间段，在通过控制第四节点的电压而打开第二时钟信号到第二输出模块的通路的情况下，从第二输出模块输出第二时钟信号；在通过控制第四节点的电压而关闭第二时钟信号到第二输出模块的通路的情况下，通过保持模块保持第二输出模块的输出。

[0015] 根据本发明的第三方面，提供了一种栅极驱动装置，包括多个级联的如上所述的移位寄存器。第一级移位寄存器的输入端被输入扫描启动信号。其它级移位寄存器的输入端耦接上一级移位寄存器的第三输出端，第一时钟信号端耦接上一级移位寄存器的第二时钟信号端，第二时钟信号端耦接上一级移位寄存器的第一时钟信号端。

[0016] 根据本发明的第四方面，提供了一种阵列基板，其包括如上所述的栅极驱动装置。

[0017] 根据本发明的第五方面，提供了一种显示装置，其包括如上所述的阵列基板。

[0018] 根据本发明实施例的移位寄存器及其驱动方法、栅极驱动装置，对移位寄存器结构做出改进以适用于折叠显示，并能够更好地控制输出信号的延迟，更有利于驱动用于折叠显示的阵列基板和显示装置。

附图说明

[0019] 为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

[0020] 图1是现有技术中适用于折叠显示的驱动电路的示例图；

[0021] 图2是根据本发明的实施例的移位寄存器的示例性框图；

[0022] 图3是根据本发明的实施例的移位寄存器的示例性电路图；

[0023] 图4是如图3所示的移位寄存器的各信号的时序图；

[0024] 图5是根据本发明的实施例的栅极驱动装置的示例性框图；

[0025] 图6是根据本发明的实施例的驱动如图2所示的移位寄存器的驱动方法的示意性流程图。

具体实施方式

[0026] 为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本发明保护的范围。

[0027] 除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本发明主题所属的领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指该部分直接结合到一起或通过一个或多个中间部件结合。

[0028] 在本发明的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本发明的实施例中，统一将晶体管的受控中间端称为控制极，信号输入端称为第一极，信号输出端称为第二极。本发明的实施例中所采用的晶体管主要是开关晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

[0029] 图2示出根据本发明的实施例的移位寄存器100的示例性框图。移位寄存器100包括输入模块110、保持模块120、选择输出模块130、第一输出模块140、第二输出模块150以及第三输出模块160。

[0030] 输入模块110连接保持模块120、选择输出模块130、第一输出模块140、第二输出模块150以及第三输出模块160，并被配置为根据来自输入端STV的起始信号、来自第一时钟信号端CLK1的第一时钟信号CLK1和来自第一电压端的第一电压VGL来控制其与保持模块120之间的第一节点P和第二节点Q的电压。

[0031] 保持模块120连接选择输出模块130、第一输出模块140、第二输出模块150以及第三输出模块160，并被配置为用于保持第一节点P和第二节点Q的电压，以及第一输出模块140和第二输出模块150的输出电压。

[0032] 选择输出模块130连接第一输出模块140和第二输出模块150，并被配置为根据第一选择信号SW1、第二选择信号SW2、第二节点Q的电压和来自第二电压端的第二电压VGH来控制第三节点X的电压，以及根据第三选择信号SW3、第四选择信号SW4、第二节点Q的电压和第二电压VGH来控制第四节点Y的电压。

[0033] 第一输出模块140被配置为根据第一节点P和第三节点X的电压从第一输出端OUTPUT_L选择性地输出来自第二时钟信号端CLK2的第二时钟信号CLK2或者第二电压VGH。

[0034] 第二输出模块150被配置为根据第一节点P和第四节点Y的电压从第二输出端OUTPUT_R选择性地输出第二时钟信号CLK2或者第二电压VGH。

[0035] 第三输出模块160被配置为根据第二时钟信号CLK2和第二节点Q的电压从第三输出端OUTPUT_N选择性地输出第二时钟信号CLK2或者第二电压VGH。

[0036] 由于选择输出模块130设置在输入模块110与第一输出模块140和第二输出模块150之间，其能够在第一输出模块140和第二输出模块150输出信号之前就做出是否允许输出扫描信号的选择，因此根据本实施例的移位寄存器100可以更好地控制输出信号的延迟。
并且根据本实施例的移位寄存器100具有第三输出模块160，其不受到选择输出模块130的控制，无论是否向左右侧显示区输出扫描信号，第三输出模块160都能够向下一级移位寄存器提供起始信号。

[0037] 图3示出根据本发明的实施例的移位寄存器100的示例性电路图。

[0038] 输入模块110包括第一晶体管MT1、第二晶体管MT2和第三晶体管MT3。第一晶体管MT1的控制极耦接第一时钟信号端CLK1，第一晶体管MT1的第一极耦接输入端STV，第一晶体管MT1的第二极耦接第二节点Q。第二晶体管MT2的控制极耦接第一时钟信号端CLK1，第二晶体管MT2的第一极耦接第一电压端，第二晶体管MT2的第二极耦接第一节点P。第三晶体管MT3的控制极耦接第二节点Q，第三晶体管MT3的第一极耦接第一时钟信号端CLK1，第三晶体管MT3的第二极耦接第一节点P。

[0039] 保持模块120包括第一电容器CS1、第二电容器CS2、第三电容器CS3、第四晶体管MT4和第五晶体管MT5。第一电容器CS1的第一端耦接第一节点P，第一电容器CS1的第二端耦接第二电压端。第二电容器CS2的第一端耦接第二节点Q，第二电容器CS2的第二端耦接第一输出端OUTPUT_L。第三电容器CS3的第一端耦接第二节点Q，第三电容器CS3的第二端耦接第二输出端OUTPUT_R。第四晶体管MT4的控制极耦接第一节点P，第四晶体管MT4的第一极耦接第二电压端，第四晶体管MT4的第二极耦接第五晶体管MT5的第一极。第五晶体管MT5的控制极耦接第二时钟信号端CLK2，第五晶体管MT5的第二极耦接第二节点Q。

[0040] 选择输出模块130包括第六晶体管MT6、第七晶体管MT7、第八晶体管MT8和第九晶体管MT9。第六晶体管MT6的控制极耦接第一选择信号SW1，第六晶体管MT6的第一极耦接第二节点Q，第六晶体管MT6的第二极耦接第三节点X。第七晶体管MT7的控制极耦接第二选择信号SW2，第七晶体管MT7的第一极耦接第二电压端，第七晶体管MT7的第二极耦接第三节点X。第八晶体管MT8的控制极耦接第三选择信号SW3，第八晶体管MT8的第一极耦接第二节点Q，第八晶体管MT8的第二极耦接第四节点Y。第九晶体管MT9的控制极耦接第四选择信号SW4，第九晶体管MT9的第一极耦接第二电压端，第九晶体管MT9的第二极耦接第四节点Y。

[0041] 第一输出模块140包括第十晶体管MT10和第十一晶体管MT11。第十晶体管MT10的控制极耦接第一节点P，第十晶体管MT10的第一极耦接第二电压端，第十晶体管MT10的第二极耦接第一输出端OUTPUT_L。第十一晶体管MT11的控制极耦接第三节点X，第十一晶体管MT11的第一极耦接第二时钟信号端CLK2，第十一晶体管MT11的第二极耦接第一输出端OUTPUT_L。

[0042] 第二输出模块150包括第十二晶体管MT12和第十三晶体管MT13。第十二晶体管MT12的控制极耦接第一节点P，第十二晶体管MT12的第一极耦接第二电压端，第十二晶体管MT12的第二极耦接第二输出端OUTPUT_R。第十三晶体管MT13的控制极耦接第四节点Y，第十三晶体管MT13的第一极耦接第二时钟信号端CLK2，第十三晶体管MT13的第二极耦接第二输出端OUTPUT_R。

[0043] 第三输出模块160包括第十四晶体管MT14和第十五晶体管MT15。第十四晶体管MT14的控制极耦接第二时钟信号端CLK2，第十四晶体管MT14的第一极耦接第二节点Q，第十四晶体管MT14的第二极耦接第三输出端OUTPUT_N。第十五晶体管MT15的控制极耦接第二节点Q，第十五晶体管MT15的第一极耦接第二时钟信号端CLK2，第十五晶体管MT15的第二极耦接第三输出端OUTPUT_N。

[0044] 图4示出如图3所示的移位寄存器的各信号的时序图。下面参考图3以P型晶体管为例来描述根据本发明实施例的移位寄存器单元100的工作过程。在下面的实施例中，第一电压VGL＝“0”，表示低电平；第二电压VGH＝“1”，表示高电平。

[0045] 首先以全屏显示为例进行说明。可以在扫描开始之前设置第一选择信号SW1＝0，第二选择信号SW2＝1，第三选择信号SW3＝0，第四选择信号SW4＝1。由于第一选择信号SW1为低电平，所以第六晶体管MT6导通。由于第二选择信号SW2为高电平，所以第七晶体管MT7截止。由于第三选择信号SW3为低电平，所以第八晶体管MT8导通。由于第四选择信号SW4为高电平，所以第九晶体管MT9截止。

[0046] 在第一阶段，STV＝0，CLK1＝0，CLK2＝1。

[0047] 由于第一时钟信号CLK1为低电平，所以第一晶体管MT1和第二晶体管MT2导通。来自第一电压VGL的低电平通过第二晶体管MT2被输入到第一节点P，使得第十晶体管MT10和第十二晶体管MT12导通，从而在第一输出端OUTPUT_L和第二输出端OUTPUT_R都输出将来自第二电压VGH的高电平。来自输入端STV的低电平通过第一晶体管MT1被输入到第二节点Q，从而向第二电容器CS2和第三电容器CS3的第一端充入低电平。来自第二节点Q的低电平分别通过第六晶体管MT6和第八晶体管MT8使第三节点X和第四节点Y为低电平。因此，第十一晶体管MT11和第十三晶体管MT13导通，从而在第一输出端OUTPUT_L和第二输出端OUTPUT_R都输出将来自第二时钟信号CLK2的高电平。对于第三输出模块160，由于第二节点Q为低电平，所以第十五晶体管MT15导通，从第三输出端OUTPUT_N输出来自第二时钟信号CLK2的高电平。此外，来自第二时钟信号CLK2的高电平使得第十四晶体管MT14截止，所以第二节点Q的电压不影响第三输出端OUTPUT_N的输出。

[0048] 在第二阶段，STV＝1，CLK1＝1，CLK2＝0。

[0049] 由于第一时钟信号CLK1为高电平，所以第一晶体管MT1和第二晶体管MT2截止。第二节点Q的电压通过第二电容器CS2和第三电容器CS3被保持为低电平，使第三节点X和第四节点Y为低电平。因此，第十一晶体管MT11和第十三晶体管MT13导通，从而在第一输出端OUTPUT_L和第二输出端OUTPUT_R都输出将来自第二时钟信号CLK2的低电平。此外，来自第二节点Q的低电平使第三晶体管MT3导通。来自第一时钟信号CLK1的高电平通过第三晶体管MT3输入到第一节点P，从而使第十晶体管MT10和第十二晶体管MT12截止。因此在本阶段来自第二电压VGH的高电平不影响第一输出端OUTPUT_L和第二输出端OUTPUT_R的信号。对于第三输出模块160，由于第二节点Q为低电平，所以第十五晶体管MT15导通，从第三输出端OUTPUT_N输出来自第二时钟信号CLK2的低电平。此外，来自第二时钟信号CLK2的低电平使得第十四晶体管MT14导通，也使得第三输出端OUTPUT_N输出来自第二节点Q的低电平。

[0050] 在第三阶段，STV＝1，CLK1＝0，CLK2＝1。

[0051] 由于第一时钟信号CLK1为低电平，所以第一晶体管MT1和第二晶体管MT2导通。来自第一电压VGL的低电平通过第二晶体管MT2被输入到第一节点P，使得第一电容器CS1的第一端被充入低电平以及使得第十晶体管MT10和第十二晶体管MT12导通，从而在第一输出端OUTPUT_L和第二输出端OUTPUT_R都输出将来自第二电压VGH的高电平。来自输入端STV的高电平通过第一晶体管MT1被输入到第二节点Q，从而向第二电容器CS2和第三电容器CS3的第一端充入高电平。来自第二节点Q的高电平分别通过第六晶体管MT6和第八晶体管MT8使第三节点X和第四节点Y为高电平。因此，第十一晶体管MT11和第十三晶体管MT13截止，在本阶段第一输出端OUTPUT_L和第二输出端OUTPUT_R都不受第二时钟信号CLK2的影响。对于第三输出模块160，由于第二节点Q为高电平，所以第十五晶体管MT15截止。并且来自第二时钟信号CLK2的高电平使得第十四晶体管MT14截止，所以第三输出端OUTPUT_N的电平在本阶段不受本级移位寄存器的控制。

[0052] 在第四阶段，STV＝1，CLK1＝1，CLK2＝0。

[0053] 由于第一时钟信号CLK1为高电平，所以第一晶体管MT1和第二晶体管MT2截止。第一节点P的电压通过第一电容器CS1被保持为低电平，使第十晶体管MT10和第十二晶体管MT12导通，从而在第一输出端OUTPUT_L和第二输出端OUTPUT_R都输出将来自第二电压VGH的高电平。来自第一节点P的低电平使第四晶体管MT4导通，来自第二时钟信号CLK2的低电平使第五晶体管MT5导通，因此来自第二电压VGH的高电平通过第四晶体管MT4和第五晶体管MT5使第二节点Q为高电平。来自第二节点Q的高电平分别通过第六晶体管MT6和第八晶体管MT8使第三节点X和第四节点Y为高电平。因此，第十一晶体管MT11和第十三晶体管MT13截止，在本阶段第一输出端OUTPUT_L和第二输出端OUTPUT_R都不受第二时钟信号CLK2的影响。对于第三输出模块160，由于第二节点Q为高电平，所以第十五晶体管MT15截止。来自第二时钟信号CLK2的低电平使得第十四晶体管MT14导通，从而在第三输出端OUTPUT_N输出来自第二节点Q的高电平。

[0054] 在本实施例中，如图4所示，第一时钟信号CLK1的占空比大于1/2，第二时钟信号CLK2与第一时钟信号CLK1相差半个周期。因为在从一个阶段过渡到下一个阶段的时候，第一时钟信号CLK1和第二时钟信号CLK2都处于高电平，所以可以避免移位寄存器100的输出电压不稳定。例如在第二阶段，在来自第一时钟信号CLK1的高电平通过第三晶体管MT3输入到第一节点P，从而使第十晶体管MT10和第十二晶体管MT12截止之前，第二时钟信号CLK2也为高电平，这样可以避免第一输出端OUTPUT_L和第二输出端OUTPUT_R的输出电压的不稳定。

[0055] 而且用于第一输出端OUTPUT_L和第二输出端OUTPUT_R的选择输出电路被配置为控制第十一晶体管MT11和第十三晶体管MT13的控制端，使得第一输出端OUTPUT_L和第二输出端OUTPUT_R的输出信号的延迟能够得到较好的控制。

[0056] 在替代实施例中，可以仅在第二阶段将第一至第四选择信号设置为SW1＝0，SW2＝1，SW3＝0，SW4＝1。还可以在包括第二阶段的若干个阶段将第一至第四选择信号设置为SW1＝0，SW2＝1，SW3＝0，SW4＝1。

[0057] 下面再以关闭第一显示区(对应于第一输出端OUTPUT_L的显示区)为例，对扫描过程进行说明。可以在扫描开始之前设置第一选择信号SW1＝1，第二选择信号SW2＝0，第三选择信号SW3＝0，第四选择信号SW4＝1。由于第一选择信号SW1为高电平，所以第六晶体管MT6截止。由于第二选择信号SW2为低电平，所以第七晶体管MT7导通，第三节点X的电压为来自第二电压VGH的高电压，从而使得第十一晶体管MT11截止。因此在本示例中，在各个阶段，第一输出端OUTPUT_L都不受第二时钟信号CLK2的影响。由于第三选择信号SW3为低电平，所以第八晶体管MT8导通。由于第四选择信号SW4为高电平，所以第九晶体管MT9截止。

[0058] 在第一阶段，STV＝0，CLK1＝0，CLK2＝1。

[0059] 由于第一时钟信号CLK1为低电平，所以第一晶体管MT1和第二晶体管MT2导通。来自第一电压VGL的低电平通过第二晶体管MT2被输入到第一节点P，使得第十晶体管MT10和第十二晶体管MT12导通，从而在第一输出端OUTPUT_L和第二输出端OUTPUT_R都输出将来自第二电压VGH的高电平。并且来自第二电压VGH的高电平对第二电容器CS2的第二端充入高电平。来自输入端STV的低电平通过第一晶体管MT1被输入到第二节点Q，从而向第二电容器CS2和第三电容器CS3的第一端充入低电平。来自第二节点Q的低电平通过第八晶体管MT8使第四节点Y为低电平。因此，第十三晶体管MT13导通，从而在第二输出端OUTPUT_R输出将来自第二时钟信号CLK2的高电平。对于第三输出模块160，由于第二节点Q为低电平，所以第十五晶体管MT15导通，从第三输出端OUTPUT_N输出来自第二时钟信号CLK2的高电平。此外，来自第二时钟信号CLK2的高电平使得第十四晶体管MT14截止，所以第二节点Q的电压不影响第三输出端OUTPUT_N的输出。

[0060] 在第二阶段，STV＝1，CLK1＝1，CLK2＝0。

[0061] 由于第一时钟信号CLK1为高电平，所以第一晶体管MT1和第二晶体管MT2截止。第二节点Q的电压通过第二电容器CS2和第三电容器CS3被保持为低电平，使第四节点Y为低电平。因此，第十三晶体管MT13导通，从而第二输出端OUTPUT_R输出将来自第二时钟信号CLK2的低电平。此外，来自第二节点Q的低电平使第三晶体管MT3导通。来自第一时钟信号CLK1的高电平通过第三晶体管MT3输入到第一节点P，从而使第十晶体管MT10和第十二晶体管MT12截止。因此在本阶段来自第二电压VGH的高电平不影响第一输出端OUTPUT_L和第二输出端OUTPUT_R的信号。由于第二电容器CS2的第二端被保持为高电平，所以第一输出端OUTPUT_L输出高电平。对于第三输出模块160，由于第二节点Q为低电平，所以第十五晶体管MT15导通，从第三输出端OUTPUT_N输出来自第二时钟信号CLK2的低电平。此外，来自第二时钟信号CLK2的低电平使得第十四晶体管MT14导通，也使得第三输出端OUTPUT_N输出来自第二节点Q的低电平。

[0062] 在第三阶段，STV＝1，CLK1＝0，CLK2＝1。

[0063] 由于第一时钟信号CLK1为低电平，所以第一晶体管MT1和第二晶体管MT2导通。来自第一电压VGL的低电平通过第二晶体管MT2被输入到第一节点P，使得第一电容器CS1的第一端被充入低电平以及使得第十晶体管MT10和第十二晶体管MT12导通，从而在第一输出端OUTPUT_L和第二输出端OUTPUT_R都输出将来自第二电压VGH的高电平。来自输入端STV的高电平通过第一晶体管MT1被输入到第二节点Q，从而向第二电容器CS2和第三电容器CS3的第一端充入高电平。来自第二节点Q的高电平通过第八晶体管MT8使第四节点Y为高电平。因此，第十三晶体管MT13截止，在本阶段第二输出端OUTPUT_R不受第二时钟信号CLK2的影响。对于第三输出模块160，由于第二节点Q为高电平，所以第十五晶体管MT15截止。并且来自第二时钟信号CLK2的高电平使得第十四晶体管MT14截止，所以第三输出端OUTPUT_N的电平在本阶段不受本级移位寄存器的控制。

[0064] 在第四阶段，STV＝1，CLK1＝1，CLK2＝0。

[0065] 由于第一时钟信号CLK1为高电平，所以第一晶体管MT1和第二晶体管MT2截止。第一节点P的电压通过第一电容器CS1被保持为低电平，使第十晶体管MT10和第十二晶体管MT12导通，从而在第一输出端OUTPUT_L和第二输出端OUTPUT_R都输出将来自第二电压VGH的高电平。来自第一节点P的低电平使第四晶体管MT4导通，来自第二时钟信号CLK2的低电平使第五晶体管MT5导通，因此来自第二电压VGH的高电平通过第四晶体管MT4和第五晶体管MT5使第二节点Q为高电平。来自第二节点Q的高电平通过第八晶体管MT8使第四节点Y为高电平。因此，第十三晶体管MT13截止，在本阶段第二输出端OUTPUT_R不受第二时钟信号CLK2的影响。对于第三输出模块160，由于第二节点Q为高电平，所以第十五晶体管MT15截止。来自第二时钟信号CLK2的低电平使得第十四晶体管MT14导通，从而在第三输出端OUTPUT_N输出来自第二节点Q的高电平。

[0066] 在本示例中，能够在第一输出端OUTPUT_L不输出扫描信号的情况下，仍然在第三输出端OUTPUT_N输出用于下一级移位寄存器的起始信号。因此关闭第一显示区不会影响第二显示区(对应于第二输出端OUTPUT_R的显示区)的显示。

[0067] 在替代实施例中，可以仅在第二阶段将第一至第四选择信号设置为SW1＝1，SW2＝0，SW3＝0，SW4＝1。还可以在包括第二阶段的若干个阶段将第一至第四选择信号设置为SW1＝1，SW2＝0，SW3＝0，SW4＝1。

[0068] 本领域的技术人员应理解的是，与上述示例相似地，在关闭第二显示区的实施例中，可以在扫描开始之前将第三选择信号SW3设置为高电平，第四选择信号SW4设置为低电平。也可以仅在第二阶段或者在包括第二阶段的若干个阶段做出上述设置。

[0069] 同样地，本领域的技术人员应理解的是，通过改变移位寄存器100中各信号的电平，根据本发明实施例的移位寄存器单元100的电路可以采用N型晶体管来实现，也可以部分地采用P型晶体管，部分地采用N型晶体管来实现。

[0070] 图5示出根据本发明的实施例的栅极驱动装置的示例性框图。该栅极驱动装置包括多个级联的如上所述的移位寄存器100。第一级移位寄存器的输入端STV被输入扫描启动信号。其它级移位寄存器的输入端STV耦接上一级移位寄存器的第三输出端OUTPUT_N，第一时钟信号端CLK1耦接上一级移位寄存器的第二时钟信号端CLK2，第二时钟信号端CLK2耦接上一级移位寄存器的第一时钟信号端CLK1。

[0071] 如图5所示，在第一级移位寄存器中，输入端STV被输入扫描启动信号，第一时钟信号端CLK1耦接第一时钟信号Clock1，第二时钟信号端CLK2耦接第二时钟信号Clock2，第一输出端OUTPUT_L输出第一输出信号OUTPUT_L_1，第二输出端OUTPUT_R输出第二输出信号OUTPUT_R_1，第三输出端OUTPUT_N输出第三输出信号OUTPUT_N_1。

[0072] 在第二级移位寄存器中，输入端STV被输入来自第一级移位寄存器的第三输出信号OUTPUT_N_1，第一时钟信号端CLK1耦接第二时钟信号Clock2，第二时钟信号端CLK2耦接第一时钟信号Clock1，第一输出端OUTPUT_L输出第一输出信号OUTPUT_L_2，第二输出端OUTPUT_R输出第二输出信号OUTPUT_R_2，第三输出端OUTPUT_N输出第三输出信号OUTPUT_N_2。

[0073] 在第三级移位寄存器中，输入端STV被输入来自第二级移位寄存器的第三输出信号OUTPUT_N_2，第一时钟信号端CLK1耦接第一时钟信号Clock1，第二时钟信号端CLK2耦接第二时钟信号Clock2，第一输出端OUTPUT_L输出第一输出信号OUTPUT_L_3，第二输出端OUTPUT_R输出第二输出信号OUTPUT_R_3，第三输出端OUTPUT_N输出第三输出信号OUTPUT_N_3。

[0074] 在第四级移位寄存器中，输入端STV被输入来自第三级移位寄存器的第三输出信号OUTPUT_N_3，第一时钟信号端CLK1耦接第二时钟信号Clock2，第二时钟信号端CLK2耦接第一时钟信号Clock1，第一输出端OUTPUT_L输出第一输出信号OUTPUT_L_4，第二输出端OUTPUT_R输出第二输出信号OUTPUT_R_4，第三输出端OUTPUT_N输出第三输出信号OUTPUT_N_4。

[0075] 随后的移位寄存器的连接方式以此类推，不再赘述。

[0076] 图6示出根据本发明的实施例的驱动如图2所示的移位寄存器100的驱动方法的示意性流程图。

[0077] 在第一时间段(即步骤S602)，在第一时钟信号CLK1的控制下，通过第一电压端设置第一节点P的电压并且通过输入端STV设置第二节点Q的电压，从而控制第一输出模块140和第二输出模块150的输出，以及由第二节点Q的电压和第二时钟信号CLK2控制第三输出模块160的输出。

[0078] 在第二时间段(即步骤S604)，保持第二节点Q的电压，在第二节点Q的电压的控制下将第一时钟信号CLK1输入第一节点P，根据第一选择信号SW1和第二选择信号SW2来控制第三节点X的电压，从而控制第一输出模块140的输出，根据第三选择信号SW3和第四选择信号SW4来控制第四节点Y的电压，从而控制第二输出模块150的输出，以及由第二节点Q的电压和第二时钟信号CLK2控制第三输出模块160的输出。

[0079] 在第三时间段(即步骤S606)，在第一时钟信号CLK1的控制下，通过第一电压端设置第一节点P的电压并且通过输入端STV设置第二节点Q的电压，从而控制第一输出模块140和第二输出模块150的输出。

[0080] 在第四时间段(即步骤S608)，保持第一节点P和第二节点Q的电压，由第一节点P的电压控制第一输出模块140和第二输出模块150的输出，由第二节点Q的电压和第二时钟信号CLK2控制第三输出模块160的输出。

[0081] 在一个示例中，在第二时间段，在通过控制第三节点X的电压而打开第二时钟信号CLK2到第一输出模块140的通路的情况下，从第一输出模块140输出第二时钟信号CLK2；在通过控制第三节点X的电压而关闭第二时钟信号CLK2到第一输出模块140的通路的情况下，通过保持模块120保持第一输出模块140的输出。

[0082] 在一个示例中，在第二时间段，在通过控制第四节点Y的电压而打开第二时钟信号CLK2到第二输出模块150的通路的情况下，从第二输出模块150输出第二时钟信号CLK2；在通过控制第四节点Y的电压而关闭第二时钟信号CLK2到第二输出模块150的通路的情况下，通过保持模块120保持第二输出模块150的输出。

[0083] 如前所述，根据本发明实施例的移位寄存器及其驱动方法、栅极驱动装置，对移位寄存器结构做出改进以适用于折叠显示，并能够更好地控制输出信号的延迟，更有利于驱动用于折叠显示的阵列基板和显示装置。

[0084] 本发明实施例提供的显示装置可以应用于任何具有显示功能的产品，例如，电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框或导航仪等。

[0085] 除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

[0086] 适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

[0087] 以上对本发明的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本发明的精神和范围的情况下对本发明的实施例进行各种修改和变型。本发明的保护范围由所附的权利要求限定。