图形测试结构及其制作方法、测量图形尺寸的方法

摘要

本发明提供了一种图形测试结构及其制作方法、测量图形尺寸的方法。本发明图形测试结构包括形成于半导体衬底上的待测量图形以及形成于半导体衬底上的辅助测量图形，所述辅助测量图形至少位于所述待测量图形相对的两侧，且所述辅助测量图形与待测量图形的最大设计距离小于100微米。本发明解决了传统测量方法无法精确测量毫米级及更大尺寸的图形的尺寸的问题。

权利要求

1.一种图形测试结构，其特征在于，包括：

形成于半导体衬底上的待测量图形；

形成于半导体衬底上的辅助测量图形，所述辅助测量图形至少位于所述待测量图形相对的两侧，且所述辅助测量图形与待测量图形的最大设计距离小于100微米，通过在待测量图形两侧设置辅助测量图形，测量辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和，并将所述实际距离之和与设计值进行比较，来判断所述待测量图形的尺寸是否符合设计要求。

2.如权利要求1所述的图形测试结构，其特征在于，所述半导体衬底为闪存芯片。

3.如权利要求2所述的图形测试结构，其特征在于，所述待测量图形为核心存储区图形。

4.如权利要求1所述的图形测试结构，其特征在于，所述辅助测量图形设置在所述待测量图形的外侧，或者，所述辅助测量图形设置在所述待测量图形的内侧，或者，一部分所述辅助测量图形设置在待测量图形内侧，另一部分所述辅助测量图形设置在待测量图形外侧。

5.如权利要求1所述的图形测试结构，其特征在于，所述辅助测量图形的数量为两个，分别设置于所述待测量图形相对的两侧。

6.如权利要求1～5任一项所述的图形测试结构，其特征在于，所述辅助测量图形为凹槽或凸起。

7.一种测量图形尺寸的方法，其特征在于，包括：

提供如权利要求1至6中任一项所述的图形测试结构；

至少测量位于所述待测量图形相对的两侧的两个辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和，若此实际距离之和与设计值在允许的误差范围内，则判断所述待测量图形的尺寸符合设计要求。

8.如权利要求7所述的测量图形尺寸的方法，其特征在于，所述特定位置为所述辅助测量图形靠近所述待测量图形的侧边。

9.如权利要求7所述的测量图形尺寸的方法，其特征在于，所述特定位置为所述辅助测量图形远离所述待测量图形的侧边。

10.如权利要求7所述的测量图形尺寸的方法，其特征在于，所述特定位置为所述辅助测量图形靠近所述待测量图形的侧边与所述辅助测量图形远离所述待测量图形的侧边的中间线。

11.一种图形测试结构的制作方法，其特征在于，包括以下步骤：

提供一半导体衬底；

采用光刻与刻蚀工艺，在所述半导体衬底上形成辅助测量图形与待测量图形，所述辅助测量图形至少位于所述待测量图形相对的两侧，且所述辅助测量图形与待测量图形的最大设计距离小于100微米，通过在待测量图形两侧设置辅助测量图形，测量辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和，并将所述实际距离之和与设计值进行比较，来判断所述待测量图形的尺寸是否符合设计要求。

12.如权利要求11所述的图形测试结构的制作方法，其特征在于，先形成所述辅助测量图形，后形成所述待测量图形。

13.如权利要求11所述的图形测试结构的制作方法，其特征在于，所述辅助测量图形与所述待测量图形同时形成。

说明书

图形测试结构及其制作方法、测量图形尺寸的方法

技术领域

[0001] 本发明涉及半导体工艺技术领域，具体涉及一种图形测试结构及其制作方法、测量图形尺寸的方法。

背景技术

[0002] 在3D NAND闪存的制作中，核心(core)存储区的尺寸为毫米级，对于扫描式电子显微镜(CD SEM)机台，其尺寸太大，超出了机台的量测范围，故无法直接量测其尺寸。但对于核心存储区，在工艺上又要求精度做到纳米级，这就给对工艺稳定性的监控提出了挑战。

[0003] 如图1所示，传统的方法是在定义待测量图形101时，同时仅在其一侧定义一个辅助测量图形103，所述辅助测量图形103的设计尺寸为微米级，这里的设计尺寸是指图形的线宽(CD)。采用扫描式电子显微镜测量所述辅助测量图形103的实际尺寸d2，当辅助测量图形103的实际尺寸d2与该辅助测量图形的设计尺寸相比在允许的误差范围内时，则认为待测量图形101的实际实际尺寸d1符合设计要求，并且其精度与辅助测量图形103一样可以达到纳米级，以此来进行工艺稳定性监控。

[0004] 申请人发现，当前方法存在缺陷，由于掩膜版存在误差效应，掩膜板上定义的微米级图形，曝光显影后实际在芯片上形成的图形与芯片设计的误差可以控制在20nm左右；但是，掩膜板上定义的毫米级图形，曝光显影后实际在芯片上形成的图形与芯片设计的误差大于100nm。所以，不能使用微米级的辅助测量图形103代替待测量图形101进行尺寸量测。如何精确测量毫米级及更待测量图形的尺寸，成为一项亟待解决的问题。

发明内容

[0005] 本发明提供一种图形测试结构及其制作方法、测量图形尺寸的方法，以解决传统测量方法无法精确测量毫米级及更大尺寸的图形的尺寸的问题。

[0006] 本发明提供了一种图形测试结构，其包括：

[0007] 形成于半导体衬底上的待测量图形；

[0008] 形成于半导体衬底上的辅助测量图形，所述辅助测量图形至少位于所述待测量图形相对的两侧，且所述辅助测量图形与待测量图形的最大设计距离小于100微米。

[0009] 可选的，所述半导体衬底为闪存芯片，所述待测量图形为核心存储区图形。

[0010] 可选的，所述辅助测量图形设置在所述待测量图形的外侧，或者，所述辅助测量图形设置在所述待测量图形的内侧，或者，一部分所述辅助测量图形设置在待测量图形内侧，另一部分所述辅助测量图形设置在待测量图形外侧。

[0011] 可选的，所述辅助测量图形的数量为两个，分别设置于所述待测量图形相对的两侧。

[0012] 可选的，所述辅助测量图形为凹槽或凸起。

[0013] 本发明提供了一种测量图形尺寸的方法，其包括：

[0014] 提供一图形测试结构；

[0015] 至少测量位于所述待测量图形相对的两侧的两个辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和，若此实际距离之和与设计值在允许的误差范围内，则判断所述待测量图形的尺寸符合设计要求。

[0016] 可选的，所述特定位置为所述辅助测量图形靠近所述待测量图形的侧边，或者，所述特定位置为所述辅助测量图形远离所述待测量图形的侧边，或者，所述特定位置为所述辅助测量图形靠近所述待测量图形的侧边与所述辅助测量图形远离所述待测量图形的侧边的中间线。

[0017] 本发明提供了一种图形测试结构的制作方法，其包括以下步骤：

[0018] 提供一半导体衬底；

[0019] 采用光刻与刻蚀工艺，在所述半导体衬底上形成辅助测量图形与待测量图形，所述辅助测量图形至少位于所述待测量图形相对的两侧，且所述辅助测量图形与待测量图形的最大设计距离小于100微米。

[0020] 可选的，先形成所述辅助测量图形，后形成所述待测量图形。

[0021] 可选的，所述辅助测量图形与所述待测量图形同时形成。

[0022] 采用本发明提供的图形测试结构与测量图形尺寸的方法，在待测量图形至少相对的两侧形成辅助测量图形，所述辅助测量图形与待测量图形的最大设计距离小于100微米，通过测量位于所述待测量图形相对两侧的两个辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和，并将该实际距离之和与设计值进行比较，若该实际距离之和在允许的误差范围内，则判断所述待测量图形的尺寸符合设计要求。由于辅助测量图形与待测量图形的最大设计距离小于100微米，其测量误差可以控制在10nm以内，两个辅助测量图形之间的实际距离与设计值的误差可控制在20nm以内，所以总的误差可以控制在纳米级，即，对所述待测量图形的测量精度可以达到纳米级，解决了传统测量方法无法精确测量毫米级及更大尺寸的图形的尺寸的问题。

附图说明

[0023] 图1是传统的测量待测量图形的方法的示意图；

[0024] 图2是本发明实施例一提供的图形测试结构的示意图；

[0025] 图3是本发明实施例二提供的图形测试结构的示意图；

[0026] 图4～图6是本发明实施例三提供的图形测试结构的制作方法中，半导体衬底的截面示意图；

[0027] 图7～图9是本发明实施例四提供的图形测试结构的制作方法中，半导体衬底的截面示意图；

[0028] 图10～图11是本发明实施例七提供的图形测试结构的制作方法中，半导体衬底的截面示意图；

[0029] 附图1-附图11的标记说明如下：

[0030] 101、201、301、401、601、801-待测量图形；

[0031] 103、202、203、302、303、402、403、602、603、802、803-辅助测量图形；

[0032] 211、212、311、312-待测量图形靠近辅助测量图形的侧边；

[0033] 214、215、313、316-辅助测量图形靠近待测量图形的侧边；

[0034] 213、216、314、315-辅助测量图形远离待测量图形的侧边；

[0035] 217、218、317、318-辅助测量图形的中间线；

[0036] 501、701、901-半导体衬底；

[0037] 502、702、902-形成待测量图形所需膜层；

[0038] d1、d11、d12-待测量图形的实际尺寸；

[0039] d2-辅助测量图形的实际尺寸；

[0040] d3、d5、d7、d9-辅助测量图形靠近待测量图形的侧边到待测量图形对应边缘的实际距离；

[0041] d4、d6、d8、d10-辅助测量图形远离待测量图形的侧边到待测量图形对应边缘的实际距离。

具体实施方式

[0042] 本发明的核心思想在于，在待测量图形至少相对的两侧形成辅助测量图形，所述辅助测量图形与待测量图形的最大设计距离小于100微米，通过测量位于所述待测量图形相对两侧的两个辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和，并将该实际距离之和与设计值(即待测量图形相对两侧的两个辅助测量图形的特定位置到所述待测量图形对应边缘的设计距离之和)进行比较，若该实际距离之和在允许的误差范围内，则判断所述待测量图形的尺寸符合设计要求，工艺比较稳定。

[0043] 以下结合附图和具体实施例对本发明提出的图形测试结构、测量图形尺寸的方法和图形测试结构的制作方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0044] <实施例一>

[0045] 本实施例提供了一种图形测试结构，包括形成于半导体衬底上的待测量图形以及形成于半导体衬底上的辅助测量图形，所述辅助测量图形至少位于所述待测量图形相对的两侧，且所述辅助测量图形与待测量图形的最大设计距离小于100微米。

[0046] 本文中，辅助测量图形与待测量图形的最大设计距离是指设计的辅助测量图形最靠近待测量图形的侧边与待测量图形最靠近辅助测量图形的侧边之间的最大距离。通常，大于等于1微米且小于100微米视为微米级，比如，几十微米或者几微米均属于微米级，同理，大于等于1毫米且小于100毫米视为毫米级，大于等于1纳米且小于100纳米视为纳米级。

[0047] 如图2所示，在本实施中，半导体衬底(图2中未示出)为闪存芯片，待测量图形201为闪存芯片的核心存储区。可以理解的是，在实际应用中，半导体衬底也可为闪存芯片之外的其它半导体器件，待测量图形201也不限于闪存芯片的核心存储区，本发明的图形测试结构及测量图形尺寸的方法可以应用至半导体领域的其它场合中。

[0048] 本实施例中，待测量图形201的一侧设置有一个辅助测量图形202，待测量图形201的另一侧设置有一个辅助测量图形203，待测量图形201的一侧和另一侧是待测量图形201相对的两侧，具体是指左侧和右侧。在实际应用中，也可以是在待测量图形201的上侧和下侧设置辅助测量图形，或者是在待测量图形201的上侧、下侧、左侧和右侧均设置辅助测量图形。并且，辅助测量图形的数量也可以为三个以上，比如，在其中一侧设置两个以上辅助测量图形，在另一侧设置一个辅助测量图形，或者是每一侧都设置两个以上辅助测量图形，只要是至少有两个辅助测量图形中位于待测量图形201的相对两侧即可，其余辅助测量图形的位置可任意调整。

[0049] 本实施例中，所述辅助测量图形202、203为凹槽，其形状为矩形，当然在实际应用过程中，辅助测量图形202、203也可为凸起，其形状也可根据设计变化，并不限制为矩形。

[0050] 本实施例还提供了一种测量图形尺寸的方法，其包括：

[0051] 提供如图2所示的图形测试结构；

[0052] 至少测量位于所述待测量图形相对的两侧的两个辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和，若此实际距离之和与设计值在允许的误差范围内，则判断所述待测量图形的尺寸符合设计要求。

[0053] 如图2所示，测量得知辅助测量图形202靠近待测量图形201的侧边214到所述待测量图形201对应边缘(即最靠近辅助测量图形202的侧边211)的实际距离为d3，再测量得知辅助测量图形202远离待测量图形201的侧边213到待测量图形201对应边缘(即最靠近辅助测量图形202的侧边211)的实际距离为d4。同样，测量辅助测量图形203靠近待测量图形201的侧边215到待测量图形201对应边缘(即最靠近辅助测量图形203的侧边212)的实际距离为d5，再测量辅助测量图形203远离待测量图形201的侧边216到待测量图形201对应边缘(即最靠近辅助测量图形203的侧边212)的实际距离为d6。可通过扫描式电子显微镜等仪器测量得知d3、d4、d5、d6。上述实际距离d3、d4、d5、d6均是指刻蚀工艺后，辅助测量图形靠近待测量图形的侧边到所述待测量图形对应边缘(即最靠近辅助测量图形的侧边)的实际距离。

[0054] 然后，对上述实际距离d3与实际距离d4求平均值，即可得到辅助测量图形202的两个侧边213、214的中间线217到待测量图形201的对应边缘(即最靠近辅助测量图形202的侧边211)的距离；同理，可得到辅助测量图形203的两个侧边215、216的中间线218到待测量图形201的对应边缘(即最靠近辅助测量图形203的侧边212)的距离。进一步，可以得到中间线217到待测量图形201的对应边缘211和中间线218到待测量图形201的对应边缘212的实际距离之和，若此实际距离之和在设计允许的误差范围内，即认为待测量图形201的实际尺寸d11符合设计要求。该误差范围可根据器件要求进行相应设定，在此不予限制。

[0055] 通过此方法，可以避免在实际测量中由于辅助测量图形202、203的侧壁倾斜而导致的测量误差。当然此误差也是在可接受范围内，所以在实际应用中，也可直接测量辅助测量图形202的靠近待测量图形201的侧边214到待测量图形201对应边缘211的距离和辅助测量图形203的靠近待测量图形201的侧边215到待测量图形201对应边缘212的实际距离之和；或者，直接测量辅助测量图形202远离待测量图形201的侧边213到待测量图形201对应边缘211的距离和辅助测量图形203远离待测量图形201的侧边216到待测量图形201对应边缘212的实际距离之和。可以理解的是，辅助测量图形可以为三个以上，即可以得到多个上述实际距离之和的值，可通过求平均值的方法使结果更加精确。

[0056] 经研究发现，采用本实施例提供的测量图形尺寸的方法，由于上述实际距离之和皆在微米级以内，其测量误差也可控制在10nm以内，两个辅助测量图形202、203的实际距离与设计值的误差可控制在20nm，所以总的误差可以控制在纳米级，即，待测量图形201的测量精度可以达到纳米级。

[0057] <实施例二>

[0058] 在实施例一中，两个辅助测量图形均设置在待测量图形的外侧，而在本实施例中，辅助测量图形均设置在所述待测量图形的内侧。具体如图3所示，本实施例提供的图形测试结构与实施例一的区别在于，辅助测量图形302、303均位于待测量图形301的内侧。当然，在实际应用中，也可以一部分待测量图形位于待测量图形301的内侧，另一部分辅助测量图形位于待测量图形301的外侧。

[0059] 本实施例提供了一种测量图形尺寸的方法，其包括：

[0060] 提供如图3所示的图形测试结构；

[0061] 至少测量位于所述待测量图形相对的两侧的两个辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和，若此实际距离之和与设计值在允许的误差范围内，则判断所述待测量图形的尺寸符合设计要求。

[0062] 如图3所示，测量得知辅助测量图形302靠近待测量图形301的侧边313到所述待测量图形301对应边缘311的实际距离为d7，再通过测量得知辅助测量图形302远离待测量图形301的侧边314到待测量图形301对应边缘311的实际距离为d8。同样，测量得知辅助测量图形303靠近待测量图形301的侧边316到待测量图形301对应边缘312的实际距离为d9，再测量得知辅助测量图形303远离待测量图形301的侧边315到待测量图形301对应边缘312的实际距离为d10。

[0063] 对上述实际距离d7、d8求平均值，即可得到辅助测量图形302的两侧313与314的中间线317到待测量图形301的对应边缘311的距离；同理可得到，辅助测量图形303的两侧315和316的中间线318到待测量图形301的对应边缘312的距离。进一步，可以得到中间线317到待测量图形301的对应边缘311和中间线318到待测量图形301的对应边缘312的实际距离之和，若此实际距离之和在设计允许的误差范围内，即认为待测量图形301的实际尺寸d12符合设计要求。

[0064] 通过此方法，可以避免在实际测量中由于辅助测量图形302、303的侧壁倾斜而导致的测量误差。当然此误差也是在可接受范围内，所以在实际应用中，也可直接测量辅助测量图形302的靠近待测量图形301的的侧边313到待测量图形301对应边缘311的距离和辅助测量图形303的靠近待测量图形301的的侧边316到待测量图形301对应边缘312的实际距离之和；或者直接测量辅助测量图形302远离待测量图形301的侧边314到待测量图形301对应边缘311的距离和辅助测量图形303远离待测量图形301的侧边215到待测量图形301对应边缘312的实际距离之和。可以理解的是，辅助测量图形可以为三个以上，即可以得到多个上述实际距离之和的值，可通过求平均值的方法时结果更加精确。

[0065] <实施例三>

[0066] 本实施例提供了一种图形测试结构的制作方法，其包括以下步骤：

[0067] 提供一半导体衬底；

[0068] 采用光刻与刻蚀工艺，在所述半导体衬底上形成辅助测量图形与待测量图形，所述辅助测量图形至少位于所述待测量图形相对的两侧，且所述辅助测量图形与待测量图形的最大设计距离小于100微米。

[0069] 本实施例中，先形成辅助测量图形，后形成待测量图形，并且，沉积形成待测量图形所需膜层之前就已经形成辅助测量图形。

[0070] 下面结合图4～6详细说明本实施例提供的图形测试结构的制作方法。

[0071] 首先，如图4所示，在半导体衬底501上采用光刻工艺定义所述辅助测量图形并采用刻蚀工艺蚀刻出对应凹槽，此凹槽即为辅助测量图形402、403，凹槽的深度优选为0.1μm～5μm。在此，光刻工艺包括涂胶、曝光和显影等工艺，光刻工艺(具体是指曝光工艺)中所用光罩可以是其它工序所用光罩，例如是接触孔工艺或者沟道孔工艺中所用光罩，这样更节省工艺成本。在实际应用中，也可通过光刻工艺定义所述辅助测量图形为凸起，若定义为凸起，采用刻蚀工艺刻蚀完成后，凸起高度优选为0.1μm～2μm。申请人研究发现，上述深度的凹槽或者凸起更加容易获知准确的测量结果。

[0072] 接着，如图5所示，在半导体衬底501上沉积形成待测量图形所需膜层502，此形成待测量图形所需膜层502例如是氧化物层或者氮化物层，其厚度例如是10nm～50nm。在实际应用中，所述形成待测量图形所需膜层502的材质不限于氧化物与氮化物，其厚度也可根据工艺条件进行调整。

[0073] 接着，如图6所示，采用光刻工艺定义待测量图形501，并刻蚀形成待测量图形区域401。本实施例中，待测量图形401定义为凸起，在其它实施例中，待测量图形401也可定义为凹槽。

[0074] <实施例四>

[0075] 本实施例中，同样是先形成辅助测量图形，后形成待测量图形，但是，沉积形成待测量图形所需膜层之后，才形成辅助测量图形。

[0076] 下面结合图7～9详细说明本实施例提供的图形测试结构的制作方法。

[0077] 首先，如图7所示，在半导体衬底701上沉积形成待测量图形所需膜层702，所述形成待测量图形所需膜层702例如是氧化物层或者氮化物层，其厚度例如是10nm～50nm，在实际应用中，所述膜层702的材质不限于氧化物与氮化物，其厚度也可根据工艺条件进行调整。

[0078] 接着，如图8所示，采用光刻工艺在半导体衬底701上定义辅助测量图形，并采用刻蚀工艺刻蚀出辅助测量图形602、603。本实施例中辅助测量图形602、603为凹槽，其深度优选为0.1μm～5μm。在其它实施例中，所述辅助测量图形602、603也可定义为凸起，其高度优选为0.1μm～2μm。

[0079] 接着，如图9所示，采用光刻工艺定义待测量图形，并刻蚀形成待测量图形601。本实施例中，待测量图形601定义为凸起，在其它实施例中，待测量图形601也可定义为凹槽。

[0080] <实施例五>

[0081] 本实施例与实施例三和四的区别在于所述辅助测量图形与待测量图形同时形成。

[0082] 下面结合图10～图11详细说明本实施例提供的图形测试结构的制作方法。

[0083] 首先，如图10所示，在半导体衬底901上沉积形成待测量图形所需膜层902，所述形成待测量图形所需膜层902例如是氧化物层或者氮化物层，其厚度例如是10nm～50nm，当然在实际应用中，所述膜层902的材质不限于氧化物与氮化物，其厚度也可根据工艺条件进行调整。

[0084] 接着，如图11所示，在所述半导体衬底901上采用光刻工艺同时定义出待测量图形和辅助测量图形，并通过刻蚀工艺形成所述待测量图形801和辅助测量图形802、803。本实施例中，所述辅助测量图形802、803为凹槽，其深度优选为0.1μm～5μm。在其它实施例中也可将其定义为凸起，若定义为凸起，凸起高度优选为0.1μm～2μm。本实施例中，待测量图形801定义为凸起，在其它实施例中，也可将其定义为凹槽。

[0085] 总之，采用此方法，辅助测量图形802、803与待测量图形801在同一光罩中定义后刻蚀形成，即辅助测量图形802、803与待测量图形801同时形成。

[0086] 综上所述，采用本发明提供的图形测试结构与测量图形尺寸的方法，在半导体衬底的待测量图形至少相对的两侧形成由辅助测量图形，将无法直接测量的待测量图形的尺寸，转化为至少测量位于所述待测量图形相对的两侧的两个辅助测量图形的特定位置到所述待测量图形对应边缘的实际距离之和。由于所述辅助测量图形与待测量图形的最大设计距离小于100微米，其测量误差可以控制在10nm以内，两个辅助测量图形之间的实际距离与设计值的误差可控制在20nm，所以总的误差可以控制在纳米级，即，对所述待测量图形的测量精度可以达到纳米级。

[0087] 需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的结构相对应，所以描述的比较简单，相关之处参见结构部分说明即可。

[0088] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。