一种结势垒肖特基二极管

摘要

本发明涉及半导体技术领域，特别涉及一种结势垒肖特基结构的二极管，包括：第一导电类型衬底，第一导电类型半导体层，阳极金属层，绝缘层，终端保护区，第二导电类型半导体区，所述第一导电类型半导体层上表层中形成多个具有一定间隔的沟槽，所述终端保护区与第二导电类型半导体区形成于所述沟槽下方，所述沟槽侧壁形成有绝缘侧壁，所述沟槽内填充导电材料，本发明有效提高结势垒肖特基二极管PN结对二极管耐压性能的改善作用。

权利要求

1.一种结势垒肖特基二极管，包括：第一导电类型衬底，形成在所述第一导电类型衬底上的第一导电类型半导体层，形成在所述第一导电类型半导体层上并且与其形成肖特基接触的阳极金属层，形成在所述阳极金属层的边缘至外侧的第一导电类型半导体层上的绝缘层，形成在所述绝缘层与阳极金属层下方的第二导电类型的终端保护区，形成在所述终端保护区内侧的第一导电类型半导体层上表层中的多个具有一定间隔的第二导电类型半导体区，其特征在于：所述第一导电类型半导体层上表层中形成多个具有一定间隔的沟槽，所述终端保护区与第二导电类型半导体区形成于所述沟槽下方，所述沟槽侧壁形成有绝缘侧壁，所述沟槽内填充导电材料；

所述终端保护区上方的沟槽槽口外侧的第一导电类型半导体层与阳极金属层间形成绝缘介质区，所述第二导电类型半导体区上方的沟槽槽口外侧的第一导电类型半导体层与阳极金属层间形成绝缘介质区。

2.根据权利要求1所述的结势垒肖特基二极管，其特征在于：所述导电材料为导电多晶硅。

3.根据权利要求1所述的结势垒肖特基二极管，其特征在于：所述终端保护区上方的沟槽深度大于第二导电类型半导体区上方的沟槽深度。

4.根据权利要求1所述的结势垒肖特基二极管，其特征在于：所述终端保护区掺杂阱深大于第二导电类型半导体区掺杂阱深。

5.根据权利要求1所述的结势垒肖特基二极管，其特征在于：越靠近所述终端保护区，沟槽间的距离越小。

6.根据权利要求1所述的结势垒肖特基二极管，其特征在于：所述终端保护区包括与沟槽内的导电材料接触的高掺杂区和包围高掺杂区的低掺杂区。

7.根据权利要求1所述的结势垒肖特基二极管，其特征在于：所述第二导电类型半导体区包括与沟槽内的导电材料接触的高掺杂区和包围高掺杂区的低掺杂区。

8.根据权利要求1所述的结势垒肖特基二极管，其特征在于：所述第一导电类型为N型，第二导电类型为P型。

说明书

一种结势垒肖特基二极管

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及一种结势垒肖特基结构的二极管。技术背景

[0002] 肖特基二极管是将半导体层与金属层通过肖特基接合、利用肖特基势垒起整流作用的半导体元件。肖特基二极管可以比一般的PN接合二极管更快速地工作，具有顺向电压下降较小的特性，其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用，在通信电源、变频器等中比较常见。

[0003] 但是，肖特基二极管反向偏压较低及反向漏电流偏大。结势垒肖特基(JBS)结构的二极管，是将肖特基和PN结构结合在一起，第一导电类型半导体与金属层形成肖特基接触，同时第一导电类型半导体与金属层接触一侧的表层中形成有多个有一定间隔的第二导电类型半导体，第二导电类型半导体与第一导电类型半导体形成PN结，通过PN势垒排除隧穿电流对最高阻断电压的限制，在高速、高耐压的二极管领域具有很大的优势。

[0004] 但是，结势垒肖特基结构的二极管，第二导电类型半导体由于在第一导电类型半导体与金属层形成的肖特基势垒的附近，因此可能受其影响在与金属层接触处形成空乏层，减小PN结对二极管的耐压性能的改善作用，尤其是二极管边缘区域。

发明内容

[0005] 本发明的目的是提供一种结势垒肖特基二极管，提高PN结对二极管耐压性能的改善作用。

[0006] 为实现上述目的，本发明采用如下技术方案：

[0007] 一种结势垒肖特基二极管，包括：第一导电类型衬底，形成在所述第一导电类型衬底上的第一导电类型半导体层，形成在所述第一导电类型半导体层上并且与其形成肖特基接触的阳极金属层，形成在所述阳极金属层的边缘至外侧的第一导电类型半导体层上的绝缘层，形成在所述绝缘层与阳极金属层下方的第二导电类型的终端保护区，形成在所述终端保护区内侧的第一导电类型半导体层上表层中的多个具有一定间隔的第二导电类型半导体区，所述第一导电类型半导体层上表层中形成多个具有一定间隔的沟槽，所述终端保护区与第二导电类型半导体区形成于所述沟槽下方，所述沟槽侧壁形成有绝缘侧壁，所述沟槽内填充导电材料。

[0008] 优选地，所述导电材料为导电多晶硅。

[0009] 优选地，所述终端保护区上方的沟槽深度大于第二导电类型半导体区上方的沟槽深度。

[0010] 优选地，所述终端保护区掺杂阱深大于第二导电类型半导体区掺杂阱深。

[0011] 优选地，所述越靠近终端保护区，沟槽间的距离越小。

[0012] 优选地，所述终端保护区上方的沟槽槽口外侧的第一导电类型半导体层与阳极金属层间形成绝缘介质区。

[0013] 优选地，所述第二导电类型半导体区上方的沟槽槽口外侧的第一导电类型半导体层与阳极金属层间形成绝缘介质区。

[0014] 优选地，所述终端保护区包括与沟槽内的导电材料接触的高掺杂区和包围高掺杂区的低掺杂区。

[0015] 优选地，所述第二导电类型半导体区包括与沟槽内的导电材料接触的高掺杂区和包围高掺杂区的低掺杂区。

[0016] 优选地，所述第一导电类型为N型，第二导电类型为P型。

[0017] 相对于现有技术，本发明具有以下有益效果：

[0018] 本发明结势垒肖特基二极管所述第一导电类型半导体层上表层中形成多个具有一定间隔的沟槽，所述终端保护区与第二导电类型半导体区形成于所述沟槽下方，所述沟槽侧壁形成有绝缘侧壁，所述沟槽内填充导电材料，所述终端保护区与第二导电类型半导体区与第一导电类型半导体层形成的PN结与第一导电类型半导体层与阳极金属层形成的肖特基结不在同一平面内，并且通过所述沟槽的绝缘侧壁绝缘相隔，因此在反向电压下可有效抑制在空乏层从阳极金属层与第一导电类型半导体层形成的肖特基接触处向终端保护区以及第二导电类型半导体区延伸，提高PN结对二极管耐压性能的改善作用；

[0019] 此外，本发明结势垒肖特基二极管所述沟槽内填充导电材料，沟槽侧壁形成有绝缘侧壁，导电材料、绝缘侧壁以及第一导电类型半导体层形成MOS结构，正向电压下对二极管无影响，反向电压下，沟槽底部被PN结耗尽，MOS结构耗尽沟槽侧壁附近的第一导电类型半导体层，与终端保护区以及第二导电类型半导体区一起进一步增强二极管的反向耐压能力。

附图说明

[0020] 图1为第一实施例结构示意图；

[0021] 图2为第二实施例结构示意图。

具体实施方式

[0022] 下面结合附图以及实施例对本发明进行介绍，实施例仅用于对本发明进行解释，并不对本发明有任何限定作用。

[0023] 第一实施例

[0024] 如图1所示，一种结势垒肖特基二极管，包括：第一导电类型衬底10，形成在所述第一导电类型衬底上10的第一导电类型半导体层20，形成在所述第一导电类型半导体层20上并且与其形成肖特基接触的阳极金属层30，形成在所述阳极金属层30的边缘至外侧的第一导电类型半导体层20上的绝缘层40，形成在所述绝缘层40与阳极金属层30下方的第二导电类型的终端保护区50，形成在所述终端保护区50内侧的第一导电类型半导体层20上表层中的多个具有一定间隔的第二导电类型半导体区60，所述第一导电类型半导体层20上表层中形成多个具有一定间隔的沟槽70，所述终端保护区50与第二导电类型半导体区60形成于所述沟槽70下方，所述沟槽70侧壁形成有绝缘侧壁71，所述沟槽内填充导电材料72。

[0025] 本实施例第一导电类型可为N型也可为P型，实际应用中经常使用N型的第一导电类型衬底，下面以下第一导电类型为N型，第二导电类型为P型进行介绍。第一导电类型衬底10为高掺杂杂质浓度的N+半导体衬底，如碳化硅或硅等，第一导电类型半导体层20为低掺杂浓度的N-半导体层，其可为在第一导电类型衬底10上外延生长的外延层。阳极金属层30与第一导电类型半导体层20形成肖特基接触的的金属材料。形成在所述阳极金属层30的边缘至外侧的第一导电类型半导体层20上的绝缘层40材料可为氧化硅或氮化硅等，俯视下其围绕中心区域形成环状，形成在所述绝缘层40与阳极金属层30下方的第二导电类型的终端保护区50俯视下也为环状，即终端保护区50上方的沟槽也为环状。形成在所述终端保护区
50内侧的第一导电类型半导体层20上表层中的多个具有一定间隔的第二导电类型半导体区60，可通过在第一导电类型半导体层20上离子注入掺杂形成，例如在N-半导体层上掺杂硼或铝等P型杂质形成。

[0026] 本实施例结势垒肖特基二极管所述终端保护区50与第二导电类型半导体区60与第一导电类型半导体层20形成的PN结与第一导电类型半导体层20与阳极金属层30形成的肖特基结不在同一平面内，并且通过所述沟槽70的绝缘侧壁71绝缘相隔，因此在反向电压下可有效抑制在空乏层从阳极金属层30与第一导电类型半导体层20形成的肖特基接触处向终端保护区50以及第二导电类型半导体区60延伸，提高PN结对二极管耐压性能的改善作用；

[0027] 此外，本实施例所述沟槽70内填充导电材料72，沟槽70侧壁形成有绝缘侧壁71，导电材料72、绝缘侧壁71以及第一导电类型半导体层20形成MOS结构，正向电压下对二极管无影响，反向电压下，沟槽底部被第二导电类型半导体区60与第一导电类型半导体层20之间形成的PN结耗尽，MOS结构耗尽沟槽70侧壁附近的第一导电类型半导体层20，与终端保护区50以及第二导电类型半导体区60一起进一步增强二极管的反向耐压能力。所述导电材料72可为导电多晶硅，多晶硅具有良好的缝隙填充能力，增强二极管的稳定性能。

[0028] 由于肖特基接触引起的空乏层在第二导电类型半导体区60内的延伸而导致的PN结对二极管的耐压性能的改善作用减弱在边缘区域尤其明显，所以，本实施例所述终端保护区50上方的沟槽70深度优选大于第二导电类型半导体区60上方的沟槽70深度，从而有效抑制边缘区域空乏层的延伸，增强二极管反向耐压性能。

[0029] 由于边缘区域反向耐压弱，所述终端保护区50掺杂阱深大于第二导电类型半导体区60掺杂阱深，所述越靠近终端保护区50，沟槽70间的距离越小，更加均匀有效地增加各区域耐压能力。

[0030] 此外，本实施例所述终端保护区50还可以包括与沟槽70内的导电材料72接触的高掺杂区51和包围高掺杂区51的低掺杂区52，所述第二导电类型半导体区60包括与沟槽70内的导电材料接72触的高掺杂区61和包围高掺杂区61的低掺杂区62，进而减小接触电阻，所述终端保护区50的低掺杂区51掺杂浓度低于第二导电类型半导体区60的低掺杂区61掺杂浓度，更好地增加边缘抗压性能。

[0031] 第二实施例

[0032] 本实施例相对于第一实施例，所述终端保护区50上方的沟槽70槽口外侧的第一导电类型半导体层20与阳极金属层30间以及第二导电类型半导体区60上方的沟槽70槽口外侧的第一导电类型半导体层20与阳极金属层间30形成绝缘介质区80，防止沟槽70槽口处的第一导电类型半导体层20与阳极金属层30接触引起尖端放电而增加漏电流。