基于等效细分的高精度TDC及其等效测量方法

摘要

基于等效细分的高精度TDC，采用基于FPGA的等效细分的二阶时间数字转换结构，包括第一阶延时环缩减内插器、基于等效细分的第二阶内插器、触发脉冲生成模块、同步模块、整数周期计数器、数据存储模块和延时线锁相振荡器。第一阶延时环缩减内插器以低测量分辨率提高TDC转换速率，第二阶内插器由多个并行连接的延时环缩减内插器组成，且采用等效细分方法提高测量分辨率和精度，触发脉冲生成模块用于产生TDC的开始信号和结束信号，同步模块用串联的多个触发器结构消除寄存器亚稳态效应，整数周期计数器由多个基于移位寄存器原理的计数器组成，延时线锁相振荡器用反馈控制FPGA内核电压来稳定TDC测量结果，本发明测量精度高且转换速率快。

权利要求

1.基于等效细分的高精度TDC，其特征在于，采用基于FPGA的二阶时间数字转换结构，至少包括第一阶延时环缩减内插器、基于等效细分方法的第二阶内插器、触发脉冲生成模块、同步模块、整数周期计数器、数据存储模块和延时线锁相振荡器，所述触发脉冲生成模块分别与同步模块和第一阶延时环缩减内插器连通，所述同步模块分别与整数周期计数器和和第一阶延时环缩减内插器连通，所述延时线锁相振荡器与FPGA连通，所述数据存储模块与分别第一阶延时环缩减内插器和基于等效细分方法的第二阶内插器连通，所述的第一阶延时环缩减内插器由两个整体时延相差较大的延时线环路组成，所述的基于等效细分方法的第二阶内插器由多个并行连接的延时环缩减法内插器组成，且采用等效细分方法同时测量被测时间间隔，所述的触发脉冲生成模块采用上升沿触发方式将被测时间间隔的START脉冲或者STOP脉冲整形为高精度TDC的开始信号，且START脉冲或者STOP脉冲后第一个本地参考时钟上升沿触发触发脉冲生成模块发产生高精度TDC的结束信号，所述的同步模块采用串联的多个触发器结构消除触发器的亚稳态效应以实现同步检测功能，所述的整数周期计数器由多个基于移位寄存器原理的计数器组成，以实现高速时钟周期测量，所述的数据存储模块用于存储时间间隔测量数据，所述的延时线锁相振荡器通过实时反馈控制FPGA内核电压来稳定TDC中内插器的延时环整体时延；

所述的第一阶延时环缩减内插器采用低测量分辨率测量被测时间间隔，以提高TDC测量速度，基于等效细分的高精度TDC的第二阶内插器是基于等效细分方法的内插器，由多个并行连接的延时环缩减内插器组成，且多个延时环缩减内插器同时测量第一阶延时环缩减内插器残余的时间间隔，采用等效细分方法将各个内插器的时间数字转换关系归算到等效TDC的时间轴，得到等效TDC的等效时间数字转换关系和等效分辨率，提高TDC的测量分辨率和测量精度；第一阶延时环缩减内插器和第二阶内插器之间，采用采用两个逻辑与门连接，一个逻辑与门用于传输残余时间间隔的开始信号，另一个逻辑与门用于传输残余时间间隔的结束信号，且第一阶延时环缩减内插器中的同步模块控制逻辑与门的输出状态来控制第一阶延时环缩减内插器与第二阶内插器之间连接的通断状态，所述的触发脉冲生成模块由被测时间间隔的START或者STOP脉冲触发产生高精度TDC的开始信号，同时开始信号使能触发脉冲生成模块产生高精度TDC的结束信号，所述的同步模块检测TDC的开始信号和结束信号的相位关系以控制TDC测量状态，所述的整数周期计数器采用多个计数器串联方式来实现高速时钟周期计数，所述的延时线锁相振荡器通过实时反馈控制FPGA内核电压来稳定TDC中内插器的延时环整体时延，减小温度、电压对TDC测量结果的影响。

2.根据权利要求1所述的基于等效细分的高精度TDC，其特征在于，第二阶内插器由多个并行连接的延时环缩减内插器组成，多个延时环缩减内插器同时测量第一阶延时环缩减内插器残余的时间间隔，并采用等效细分方法提高TDC的时间间隔测量分辨率和测量精度，第一阶延时环缩减内插器和第二阶内插器通过两个逻辑与门连接，一个逻辑与门传输残余时间间隔的开始信号，另一个逻辑与门传输残余时间间隔的结束信号，且第一阶延时环缩减内插器的同步 模块控制两个逻辑与门的输出状态。

3.根据权利要求1所述的基于等效细分的高精度TDC，其特征在于，所述整数周期计数器由多个基于移位寄存器原理的计数器组成，且多个计数器之间采用串联方式连接，移位寄存器中触发器翻转只与前一位触发器的输出有关，可实现高速时钟周期测量。

4.根据权利要求1所述的基于等效细分的高精度TDC，其特征在于，所述延时线锁相振荡器的结构、组成与第一阶延时环缩减内插器的结构、组成完全相同，通过分频、滤波电路实时反馈控制FPGA内核电压，来调节延时线锁相振荡器频率，使延时线锁相振荡器的振荡周期稳定在参考时钟周期上，以达到稳定TDC中内插器的延时环整体时延的目的，且减小温度、电压对TDC 测量结果的影响。

5.基于等效细分的高精度TDC的等效测量方法，其特征在于，等效细分TDC的第二阶内插器由多个并行连接的延时环缩减内插器组成，且同时测量被测时间间隔，根据统计码密度测试方法得到各个内插器的测量分辨率和初始偏差，因为各个内插器的测量分辨率和初始偏差不同，采用等效细分方法将多个内插器的时间数字转换关系归算到一个时间轴，以得到等效TDC的等效分辨率和等效时间数字转换关系，等效细分方法提高了TDC的测量分辨率和测量精度，具体步骤如下：

1）TDC校准过程中，根据统计码密度测试方法得到第二阶内插器的各个延时环缩减内插器的时间数字转换关系，然后将各个内插器的时间数字转换关系归算到一个时间轴，得到等效细分内插器的等效时间数字转换关系；

2）触发脉冲生成模块将被测时间间隔的START脉冲或者STOP脉冲整形为TDC的开始信号，且TDC的开始信号使能触发脉冲生成模块产生TDC的结束信号，并将开始信号和结束信号输出给第一阶延时环缩减内插器；

3）第一阶延时环缩减内插器采用低分辨率测量被测时间，提高TDC转换速率，当残余时间间隔小于被测时间时，同步模块使能两个逻辑与门将残余时间间隔传输给基于等效细分方法的第二阶内插器；

4）基于等效细分方法的第二阶内插器测量残余时间间隔，根据等效细分内插器的等效时间数字转换关系得到TDC的测量结果；

基于等效细分的高精度TDC的第二阶内插器是基于等效细分方法的内插器，由多个并行连接的延时环缩减内插器组成，且多个延时环缩减内插器同时测量第一阶延时环缩减内插器残余的时间间隔，采用等效细分方法将各个内插器的时间数字转换关系归算到等效TDC的时间轴，得到等效TDC的等效时间数字转换关系和等效分辨率，提高TDC的测量分辨率和测量精度。

6.根据权利要求5所述的基于等效细分的高精度TDC的等效测量方法，其特征在于，基于等效细分方法的第二阶内插器的多个延时环缩减内插器同时测量时，由于量化误差和触发信号抖动，使得多个延时环缩减内插器的测量结果在等效时间轴上出现不连续情况，此时根据内插器的量化误差的分布规律和测量均值剔除部分测量结果，然后利用等效细分原理计算测量结果。

说明书

基于等效细分的高精度TDC及其等效测量方法

技术领域

[0001] 本发明属于高精度时间频率测量技术领域，具体涉及基于等效细分的高精度TDC及其等效测量方法。

背景技术

[0002] 高精度时间间隔测量设备广泛应用于基础研究和工程应用中，然而基于FPGA实现的高精度时间间隔测量方法是目前研究最热门、精度较高的时间间隔测量方法之一，基于
FPGA实现的TDC具有实现周期短、成本低、灵活等特点。单个逻辑门、差分逻辑门及快速进位
链被用来实现高精度时间间隔测量，然而FPGA内部单个逻辑门时延限制了基于FPGA逻辑门
的TDC的测量分辨率和测量精度，为了克服这些限制因素，延时线冗余测量、延时线矩阵、
Vernier延时线和多次测量等技术被用来提高基于FPGA的TDC的测量精度。

[0003] 本发明提出了一种基于等效细分的高精度TDC的设计方法和时间间隔测量原理，本发明一实例中，实现的等效细分TDC的等效测量分辨优4ps，且测量精度优于25ps，且基于
等效细分的高精度TDC能够在低成本FPGA内实现，占用逻辑资源较少。

发明内容

[0004] 本发明要解决的技术问题是基于FPGA实现的TDC的测量分辨率和测量精度较低，所以提出了一种基于等效细分的高精度TDC及其等效测量方法，大幅提高时间间隔测量分
辨率和测量精度。

[0005] 本发明为解决上述技术问题所采用的技术方案是：

[0006] 基于FPGA的TDC的测量分辨率和测量精度受FPGA内部单个逻辑门的传输时延限制，而Vernier差分逻辑单元的结构比较复杂，本发明提出了基于FPGA的二阶时间数字转换
结构，为了获得高时间间隔测量精度和测量分辨率，本发明采用基于等效细分的多个并行
连接的延时环缩减内插器组成第二阶等效内插器，且第一阶延时环缩减内插器采用低测量
分辨率以提高TDC转换速率。

[0007] 基于等效细分的高精度TDC，包括第一阶延时环缩减内插器、基于等效细分方法的第二阶内插器、触发脉冲生成模块、同步模块、整数周期计数器、数据存储模块和延时线锁
相振荡器。所述的第一阶延时环缩减内插器由两个整体时延相差较大的延时线环路组成，
以实现低测量分辨率来提高TDC测量速度；所述的基于等效细分方法的第二阶内插器由多
个并行连接的延时环缩减内插器组成，且采用等效细分方法同时测量被测时间间隔；所述
的触发脉冲生成模块采用上升沿触发方式将被测时间间隔的START脉冲或者STOP脉冲整形
为高精度TDC的开始信号，且START脉冲或者STOP脉冲后第一个本地参考时钟上升沿触发触
发脉冲生成模块产生高精度TDC的结束信号；所述的同步模块采用串联的多个触发器结构
消除触发器亚稳态效应，以实现同步检测功能；所述的整数周期计数器由多个基于移位寄
存器原理的计数器组成，以实现高速时钟周期测量，所述的数据存储模块用于存储时间间
隔测量数据，所述的延时线锁相振荡器通过反馈控制FPGA内核电压来稳定TDC中内插器的
延时环整体时延，减小温度、电压(PVT)等对TDC测量结果的影响。

[0008] 所述的第一阶延时环缩减内插器采用低测量分辨率测量被测时间间隔，以提高TDC测量速度，所述的基于等效细分方法的第二阶内插器采用等效细分方法实现高分辨率、
高精度时间间隔测量，所述的触发脉冲生成模块由被测时间间隔的START或者STOP脉冲触
发产生TDC的开始信号，且TDC的开始信号使能，START脉冲或者STOP脉冲后第一个本地参考
时钟上升沿触发触发脉冲生成模块产生高精度TDC的结束信号，所述的同步模块检测TDC开
始信号和结束信号的相位关系以控制TDC测量状态，所述的整数周期计数器采用多个计数
器串联方式来实现高速时钟周期计数，所述的延时线锁相振荡器用来稳定TDC中内插器的
延时环整体时延。

[0009] 按上述方案，被测时间间隔的START或者STOP脉冲触发所述的触发脉冲生成模块产生高精度TDC的开始信号，同时开始信号使能触发脉冲生成模块，且START或者STOP后的
第一个参考时钟上升沿触发触发脉冲生成模块产生高精度TDC的结束信号，另外TDC的开始
信号也使能同步模块产生锁存信号(LD1或者LD2)，锁存整数周期计数器计数值。高精度TDC
的开始信号和结束信号，通过所述的第一阶延时环缩减内插器中的MUX多路选择器输出给
第一阶延时环缩减内插器，且第一阶延时环缩减内插器采用两个整体时延差相差较大的延
时环来实现低测量分辨率，以提高TDC转换速率。所述的第一阶延时环缩减内插器和基于等
效细分的第二阶内插器之间采用两个逻辑与门连接，且第一阶延时环缩减内插器中的同步
模块控制两个逻辑与门的输出状态，以连通或者断开第一阶延时环缩减内插器和第二阶内
插器之间的连接。当被测时间间隔小于第一阶延时环缩减内插器分辨率时，第一阶延时环
缩减内插器中的同步模块使能逻辑与门输出，将残余时间间隔的开始信号(START_S)和结
束信号(STOP_S)传输给第二阶等效内插器，第二阶内插器中多个并行连接的延时环缩减内
插器同时测量残余时间间隔，用等效细分方法计算测量结果，并将被测时间间隔的测量结
果存储在数据存储模块中。

[0010] 按上述方案，所述的基于等效细分的高精度TDC采用基于FPGA的二阶时间数字转换器结构，且第一阶延时环缩减内插器使用低测量分辨率来提高TDC转换速率。

[0011] 按上述方案，所述的基于等效细分的高精度TDC的第二阶内插器是基于等效细分方法的内插器，由多个并行连接的延时环缩减内插器组成，且同时测量残余时间间隔，采用
等效细分方法将各个内插器的时间数字转换关系归算到等效TDC的时间轴，得到等效TDC的
等效时间数字转换关系和等效分辨率，提高TDC的测量分辨率和测量精度。

[0012] 按上述方案，所述的第一阶延时环缩减内插器和第二阶内插器之间，采用两个逻辑与门连接，一个逻辑与门用于传输残余时间间隔的开始信号，另一个逻辑与门用于传输
残余时间间隔的结束信号，且第一阶延时环缩减内插器中的同步模块控制逻辑与门的输出
状态来控制第一阶延时环缩减内插器与第二阶内插器之间连接的通断状态。

[0013] 按上述方案，所述的同步模块采用多个串行连接的触发器结构以消除触发器的亚稳态效应，因为内插器的开始信号和结束信号的上升沿靠近时，开始信号和结束信号作为
触发器时钟、数据输入时，会引起触发器的亚稳态效应，而多个串行连接的触发器结构可以
消除触发器的亚稳态效应。

[0014] 按上述方案，所述的整数周期计数器是由多个基于移位寄存器原理的计数器组成，计数器内部的触发器翻转只与前一位触发器的输出状态有关，提高了计数器测量速度，
且多个计数器串行连接，采用分频方式循环计数器，使得整数周期计数器具有大测量范围、
高测量速度的特点。

[0015] 按上述方案，所述的延时线锁相振荡器的结构和组成与第一阶延时环缩减内插器的完全相同，通过分频、滤波电路实时反馈控制FPGA内核电压，来调节延时线振荡器频率，
使延时线振荡器的振荡周期稳定在参考时钟周期上，以达到稳定TDC中内插器的延时环整
体时延的目的，且减小温度、电压(PVT)等对TDC测量结果的影响，提高TDC测量精度和测量
结果稳定度。

[0016] 本发明还提出了基于等效细分的高精度TDC的等效测量方法，所述的等效细分TDC的第二阶等效内插器由多个并行连接的内插器组成，且同时测量被测时间间隔。首先，校准
测试中，根据统计码密度测试方法得到各个内插器的测量分辨率和初始偏差，且各个内插
器的测量分辨率和初始偏差不同，然后将多个内插器的时间数字转换关系归算到等效内插
器的时间轴上，得到等效TDC的等效时间数字转换关系和等效分辨率，最后，在实际测试中，
根据等效时间数字转换关系计算时间间隔测量结果。基于等效细分的高精度时间间隔测量
方法提高了TDC的测量分辨率和测量精度，具体步骤如下：

[0017] 1)TDC校准过程中，根据统计码密度测试方法得到等效细分内插器中各个内插器的时间数字转换关系，然后将各个内插器的时间数字转换关系归算到等效内插器的时间
轴，得到等效细分内插的等效时间数字转换关系和等效分辨率；

[0018] 2)触发脉冲生成模块将被测时间间隔的START脉冲或者STOP脉冲整形为TDC的开始信号，且使能触发脉冲生成模块产生TDC的结束信号，并将开始信号和结束信号输出给第
一阶延时环缩减内插器；

[0019] 3)第一阶延时环缩减内插器采用低分辨率测量被测时间，提高TDC转换速率，当残余时间间隔小于被测时间时，第一阶延时环缩减内插器中的同步模块使能两个逻辑与门，
将残余时间间隔传输给第二阶内插器；

[0020] 4)基于等效细分的第二阶内插器测量残余时间间隔，根据等效细分内插器的等效时间数字转换关系得到TDC的测量结果。

[0021] 按上述方案，所述的步骤1)中，采用统计码密度测试方法得到第二阶等效内插器中各个延时环缩减内插器的时间数字转换关系，并通过调整延时环的整体时延和输入偏置
时延调整内插的测量分辨率和测量偏差。

[0022] 按上述方案，所述的步骤4)中，由于量化误差、信号抖动(包括被测时间间隔的START、STOP脉冲抖动，第一阶延时环缩减内插器引入的抖动)，使得第二阶内插器中的多个
内插器的测量结果在等效时间轴上出现不连续情况，此时根据内插器的量化误差分布规律
和测量均值剔除部分测量结果，然后利用等效细分原理计算测量结果。

[0023] 本发明与现有技术相比具有以下优点：

[0024] 1、基于等效细分的高精度TDC采用基于FPGA的二阶时间数字转换结构，且第一阶内插器使用低测量分辨率，提高了TDC的转换速率；

[0025] 2、第二阶内插器是基于等效细分原理的等效内插器，由多个并行连接的延时环缩减内插器组成，等效细分方法中，单个延时环缩减内插器的测量分辨率由其他的内插器进
一步细分，提高时间间隔测量分辨率和测量精度；

[0026] 3.由于量化误差、信号抖动使得第二阶等效内插器的多个内插器的测量结果在等效时间轴上出现不连续情况，此时根据内插器的量化误差分布规律和测量均值剔除部分测
量结果，然后利用等效细分原理计算测量结果；

[0027] 4、同步模块采用串联的多个触发器结构，有效减小了触发器亚稳态效应的影响；

[0028] 5、整数周期计数器由串行连接的多个计数器组成，且采用分频计数原理，单个计数器是基于移位寄存器原理，计数器内部的触发器翻转只与前一位触发器的输出状态有
关，提高了计数器测量速度；

[0029] 6、延时线锁相振荡器通过实时反馈控制FPGA内核电压来稳定DTC中内插器的延时环整体时延，减小PVT对TDC测量精度的影响；

[0030] 7、本发明可在低端FPGA内部实现，降低了本发明的实现成本。

附图说明

[0031] 图1是本发明基于等效细分的高精度TDC的原理框图；

[0032] 图2是本发明一实例基于两个延时环内插器的等效细分原理框图，其中(a)是两个内插器的测量分辨率相同的情况，(b)是两个内插器的测量分辨率不同的情况；

[0033] 图3是本发明中单个内插器量化误差与测量分辨率的关系曲线，包括计数器、第一阶延时环缩减内插器、第二阶内插器；

[0034] 图4是本发明一实例基于等效细分的第二阶内插器的原理框图；

[0035] 图5是本发明中串联的多个触发器组成的同步模块的原理框图。

具体实施方式

[0036] 下面结合附图和实例对本发明作详细具体的说明。

[0037] 基于等效细分的高精度TDC的原理框图如图1所示，包括第一阶延时环缩减内插器、基于等效细分方法的第二阶内插器、触发脉冲生成模块、同步模块、整数周期计数器、数
据存储模块和延时线锁相振荡器。所述的第一阶延时环缩减内插器由两个整体时延相差较
大的延时线环路组成，以实现低测量分辨率来提高TDC测量速度；所述的基于等效细分方法
的第二阶内插器由多个并行连接的延时环缩减内插器组成，且采用等效细分方法同时测量
被测时间间隔；所述的触发脉冲生成模块采用上升沿触发方式将被测时间间隔的START脉
冲或者STOP脉冲整形为高精度TDC的开始信号，且START脉冲或者STOP脉冲后第一个本地参
考时钟上升沿触发触发脉冲生成模块产生高精度TDC的结束信号；所述的同步模块采用串
联的多个触发器结构消除寄存器亚稳态效应，以实现同步检测功能；所述的整数周期计数
器由多个基于移位寄存器原理的计数器组成，以实现高速时钟周期测量，所述的数据存储
模块用于存储时间间隔测量数据，所述的延时线锁相振荡器通过反馈控制FPGA内核电压来
稳定TDC中内插器的延时环整体时延，减小温度、电压(PVT)等对TDC测量结果的影响。

[0038] 图2是本发明一实例基于两个延时环内插器的等效细分方法的原理框图，其中(a)是两个内插器的测量分辨率相同的情况，(b)是两个内插器的测量分辨率不同的情况，且图
2是以2个内插器为例的等效细分原理框图，可以外推到多个并行连接的内插器组成的等效
内插器。采用等效细分方法实现高精度时间间隔测量时，需要知道单个内插器的时间数值
转换关系，包括内插器的测量分辨率和初始偏差，因为各个内插器的初始偏差和各个码
(bin)宽度不相同，将各个内插器的时间数字转换关系归算到等效内插器的时间轴时，能进
一步细分单个内插器的码(bin)宽度，提高测量分辨率和测量精度，如图2(a)中内插器1的
码宽度RS11和RS12的分界点细分了内插器2的码宽度RS22。

[0039] 在校准测试过程中，通过统计随机码密度测试方法，可以得到单个内插器的时间数字转换关系，然后根据图1所示的等效细分方法，将多个并行连接的内插器的时间数字转
换关系归算到等效内插器的时间轴，得到等效内插的等效时间数字转换关系，最后实际测
量时，根据等效内插器的等效时间数字转换关系计算测量结果。

[0040] 实际时间间隔测量中，由于量化误差、信号抖动(包括被测时间间隔的START、STOP脉冲抖动，第一阶、第二阶内插器引入的抖动)，使得多个内插器的测量结果在等效时间轴
上出现不连续情况，此时需要根据图3所示的内插器量化误差分布曲线和测量均值剔除部
分测量结果。图3所示的量化误差分布曲线包括整数周期计数器、一阶内插器和二阶内插
器，为了方便分析，图3中第一阶延时环缩减内插器采用5次细分，且第二阶内插器在一阶内
插器细分后再8次细分，则图3所示的TDC二阶内插器的分辨率为Tref/40，图3中底部的半圆
形曲线组成的量化误差曲线是二阶TDC的量化误差曲线。实际设计的等效细分TDC中的第一
阶延时环缩减内插器和第二阶等效内插器中的各个内插器的细分次数比图3所示的细分次
数多，本发明实例中，第一阶内插的细分次数为18次，第二阶等效内插器中各个内插器的细
分次数约为24～26次。从图3可知，两个码(Bin)宽度分界点的中间点对应的量化误差最大，
当多个并行连接的内插器出现不连续测量结果时，可根据测量均值剔除中间点对应的测量
结果和粗差，然后再利用等效细分原理计算测量结果。图2(a)所示的等效细分中，通过调整
图1中偏置时延1(DL1)和偏置时延2(DL2)，使内插器1的码宽度分界点都分布在其他内插器
各个码元宽度的中间点，则此时图2(a)中等效内插器的等效分辨率最小，时间间隔测量精
度最高，这种情况下等效内插器的测量分辨率提高了2倍。

[0041] 基于等效细分的高精度TDC采用基于FPGA的二阶时间数字转换器结构，首先，触发脉冲生产模块将被测时间间隔的START或者STOP信号整形为等效细分的高精度TDC的开始
信号，且开始信号使能触发脉冲生产模块另一部分电路，START或者STOP信号后的第一个上
升沿触发触发脉冲生产模块产生高精度TDC的结束信号，开始信号和结束信号的脉宽较窄，
且对于所有的被测时间间隔而言，开始信号和结束信号的脉宽是一样的。同时开始信号使
能同步模块，产生LD1(或者LD 2)锁存整数周期计数器值，并控制TDC测量状态。开始信号和
结束信号通过第一阶延时环缩减内插器的延时环中多路选择器输出给第一阶延时环缩减
内插器，接着第一阶延时环缩减内插器以低测量分辨率测量被测时间间隔，提高等效TDC的
转换速率，当被测时间间隔缩减测量后的残余时间间隔小于第一阶内插测量分辨率时，第
一阶延时环缩减内插器中的同步模块使能图1中的两个逻辑与门，将残余时间间隔的开始
信号和结束信号传输给第二阶等效内插器。

[0042] 第二阶等效细分内插器的原理框图如图4所示，主要由多个输入偏置时延模块(DL1……DL8)和多个并行连接的延时环缩减内插器组成，通过输入偏置延时模块调节各个
内插器的初始偏差以优化等效测量分辨率。多个并行连接的内插器同时测量残余时间间
隔，然后利用图2所示的等效细分原理计算测量结果。图5是同步模块的原理框图，是基于移
位寄存器原理来检测TRIG信号和Clock信号的相位关系，且多个触发器串行连接结构能有
效消除DFN触发器的亚稳态效应，TRIG信号是被测时间间隔的START或者STOP信号产生的开
始信号，Clock信号是参考时钟信号。图5是用于产生LD1(或者LD2)的同步模块的原理框图，
EN1是控制TDC测量状态的使能信号，LD1(或者LD2)是整数周期计数器的锁存信号，用于锁
存整数周期计数器计数值。与图5所示的原理框图相比，延时环缩减内插中的同步模块存在
一定差异，内插器中的同步模块有自动清零电路，且第一阶延时环缩减内插器中同步模块
的触发器F2输出信号作为使能信号(EN2)，控制第一阶延时环缩减内插器与第二级等效内
插器之间的两个逻辑与门。

[0043] 本发明已经在Actel公司的SmartFusion FPGA平台实现，FPGA内部的Cortex‑M3内核作为核心控制器使能控制TDC测量，并计算等效TDC的测量结果，而FPGA逻辑资源用于实
现基于等效细分的高精度TDC，其中SRAM模块用于实现数据存储模块，且通过APB总线实现
读写操作。

[0044] 本发明实例中，第一阶延时环缩减内插器的延时环由36个缓冲器、1个DFN触发器和1个多路选择器组成，通过调整延时线环路中逻辑门的布局、走线来调节第一阶延时环缩
减内插器的测量分辨率RF，第二阶等效内插器包含8个延时环缩减内插器，每个延时环缩减
内插器的延时环分别由28个缓冲器、1个DFN触发器和1个多路选择器组成，而每个内插器的
布局、走线决定了其测量分辨率RSX(X＝1,2……7,8)，通过调整输入偏置时延优化等效TDC
的等效分辨率，提高测量精度。发明一实例中，第一阶延时环缩减内插器的测量分辨率约为
540ps(RF约为540ps)，第二阶等效内插器中各个延时环缩减法内插器的测量分辨率约为
23ps～29ps(RSX约为23ps～29ps)，采用图2所示的等效细分原理，等效TDC的测量分辨率约
为3ps，整个测量范围内等效TDC的测量精度优于25ps。

[0045] 延时线锁相振荡器通过反馈控制FPGA内核电压来调节延时线振荡器的振荡周期，使其稳定在参考时钟周期上，且延时线锁相振荡器的组成和结构与第一阶延时环缩减内插
器的延时线环路相同，所以延时线锁相振荡器能实时稳定高精度TDC中内插器的延时环整
体时延。当外界温度、供电电压(PVT)引起延时环振荡器频率变化时，锁相振荡器的环路滤
波回路控制FPGA内核电压，延时线振荡器频率增高时，调节FPGA内核电压降低锁相振荡器
频率，反之则增加振荡器频率。本发明实例中，参考时钟频率为10MHz，时钟周期为100ns，延
时线振荡器锁定后的频率为60MHz，振荡周期为16.67ns，延时线锁相振荡器中鉴频鉴相器
的鉴相频率为500KHz。

[0046] 以上所述仅为本发明一个测量精度较佳实施例而已，并不用以限制本发明所提供的基于等效细分的高精度TDC及其等效测量方法，根据本发明提供的设计思想，可以使用更
多并行连接的内插器实现第二阶等效内插器，如10个或者16个并行连接的内插器实现等效
内插器，凡在本发明的精神和设计原则之内所作的任何修改、等同替换和改进等，均应包含
在本发明的保护范围之内。