触控式电子设备、触控显示装置及阵列基板栅极驱动电路转让专利
申请号 : CN201710034742.X
文献号 : CN106814911B
文献日 : 2019-10-08
发明人 : 王继国
申请人 : 京东方科技集团股份有限公司 , 鄂尔多斯市源盛光电有限责任公司
摘要 :
权利要求 :
1.一种阵列基板栅极驱动电路,其特征在于,包括:
第一电容,所述第一电容的一端作为第一上拉节点,所述第一电容的另一端作为第二上拉节点;
第一薄膜晶体管,所述第一薄膜晶体管的栅极与所述第一上拉节点相连,所述第一薄膜晶体管的源极与所述第二上拉节点相连,所述第一薄膜晶体管的漏极与第一时钟信号输入端相连;
第二薄膜晶体管,所述第二薄膜晶体管的栅极与所述第二上拉节点相连,所述第二薄膜晶体管的漏极与直流高电平信号端相连,所述第二薄膜晶体管的源极作为阵列基板栅极驱动电路的输出端;
充放电通路,所述充放电通路分别连接信号输入端和信号控制端,所述充放电通路在所述信号输入端提供的输入信号、所述信号控制端提供的控制信号的共同作用下对所述第一电容进行充放电,其中,在对所述第一电容进行充电后,所述第一电容和所述第一薄膜晶体管对所述第一上拉节点进行电压自举以使所述第一时钟信号输入端提供的时钟信号向所述第二上拉节点传导,并通过所述第二薄膜晶体管使得所述直流高电平信号端提供的高电平控制所述阵列基板栅极驱动电路的输出;
第二电容,所述第二电容的一端作为第一下拉节点,所述第二电容的另一端连接直流低电平信号端;
第三薄膜晶体管,所述第三薄膜晶体管的源极与所述第一下拉节点相连,所述第三薄膜晶体管的栅极与漏极相连后连接到第二时钟信号输入端;
第四薄膜晶体管,所述第四薄膜晶体管的漏极与所述第一上拉节点相连,所述第四薄膜晶体管的栅极与所述第一下拉节点相连,所述第四薄膜晶体管的源极与所述直流低电平信号端相连;
第五薄膜晶体管,所述第五薄膜晶体管的漏极与所述第二薄膜晶体管的源极相连,所述第五薄膜晶体管的源极与所述直流低电平信号端相连;
电位稳定单元,所述电位稳定单元的第一输入端与所述第一下拉节点相连,所述电位稳定单元的第二输入端与所述第一上拉节点相连,所述电位稳定单元的输出端与所述第五薄膜晶体管的栅极相连,所述电位稳定单元的输出端作为第二下拉节点,所述电位稳定单元用于根据所述第一下拉节点的电位和所述第一上拉节点的电位使得所述第二下拉节点输出比所述第一下拉节点更为平稳的电位,以通过所述第五薄膜晶体管控制所述阵列基板栅极驱动电路的输出。
2.如权利要求1所述的阵列基板栅极驱动电路,其特征在于,所述电位稳定单元包括:
第六薄膜晶体管,所述第六薄膜晶体管的栅极与漏极相连后作为所述电位稳定单元的第一输入端,所述第六薄膜晶体管的源极与所述第二下拉节点相连;
第七薄膜晶体管,所述第七薄膜晶体管的栅极作为所述电位稳定单元的第二输入端,所述第七薄膜晶体管的源极与所述直流低电平信号端相连,所述第七薄膜晶体管的漏极与所述第二下拉节点相连;
第三电容,所述第三电容的一端与所述第二下拉节点相连,所述第三电容的另一端与所述直流低电平信号端相连。
3.如权利要求1-2中任一项所述的阵列基板栅极驱动电路,其特征在于,所述充放电通路包括:
第八薄膜晶体管,所述第八薄膜晶体管的栅极与第一信号输入端相连,所述第八薄膜晶体管的漏极与第一信号控制端相连,所述第八薄膜晶体管的源极与所述第一上拉节点相连;
第九薄膜晶体管,所述第九薄膜晶体管的栅极与第二信号输入端相连,所述第九薄膜晶体管的源极与第二信号控制端相连,所述第九薄膜晶体管的漏极分别与所述第一上拉节点和所述第八薄膜晶体管的源极相连,其中,当所述第一信号输入端提供的输入信号为高电平、所述第一信号控制端提供的控制信号为高电平时,所述第八薄膜晶体管打开,所述第一信号控制端提供的高电平通过所述第八薄膜晶体管给所述第一电容充电;
当所述第二信号输入端提供的输入信号为高电平、所述第二信号控制端提供的控制信号为低电平时,所述第九薄膜晶体管打开,所述第一电容通过所述第九薄膜晶体管放电,所述第一上拉节点通过所述第九薄膜晶体管拉低到低电平。
4.如权利要求3所述的阵列基板栅极驱动电路,其特征在于,
当所述第一信号控制端提供的控制信号为高电平且所述第二信号控制端提供的控制信号为低电平时,所述阵列基板栅极驱动电路进行正扫;
当所述第一信号控制端提供的控制信号为低电平且所述第二信号控制端提供的控制信号为高电平时,所述阵列基板栅极驱动电路进行反扫。
5.如权利要求3所述的阵列基板栅极驱动电路,其特征在于,还包括:
第十薄膜晶体管,所述第十薄膜晶体管的栅极与所述第一上拉节点相连,所述第十薄膜晶体管的漏极与第一下拉节点相连,所述第十薄膜晶体管的源极与直流低电平信号端相连;
第十一薄膜晶体管,所述第十一薄膜晶体管的漏极与所述第二上拉节点相连,所述第十一薄膜晶体管的栅极与所述第一下拉节点相连,所述第十一薄膜晶体管的源极与所述直流低电平信号端相连。
6.如权利要求5所述的阵列基板栅极驱动电路,其特征在于,
当所述第一时钟信号输入端提供的时钟信号为高电平时,第二时钟信号输入端提供的时钟信号为低电平;
当所述第二时钟信号输入端提供的时钟信号为高电平时,所述第一时钟信号输入端提供的时钟信号为低电平。
7.如权利要求5所述的阵列基板栅极驱动电路,其特征在于,当所述第一信号控制端提供的控制信号为高电平且所述第二信号控制端提供的控制信号为低电平时,其中,在第一信号输入端提供的输入信号为高电平、第一时钟信号输入端提供的时钟信号为低电平且第二时钟信号输入端提供的时钟信号为高电平时,第一上拉节点变为高电平,第一薄膜晶体管打开,第二上拉节点与第一时钟信号输入端提供的时钟信号保持一致为低电平,第二薄膜晶体管关断,所述阵列基板栅极驱动电路的输出保持低电平;
并且,第十薄膜晶体管打开,第一下拉节点被连通至直流低电平信号端,第二电容放电,第一下拉节点的电位降低到低电平,第十一薄膜晶体管关断,以及第七薄膜晶体管打开,第二下拉节点被连通至直流低电平信号端,第三电容放电,第二下拉节点的电位降低到低电平,第五薄膜晶体管关断。
8.如权利要求7所述的阵列基板栅极驱动电路,其特征在于,在第一信号输入端提供的输入信号为低电平、第一时钟信号输入端提供的时钟信号为高电平且第二时钟信号输入端提供的时钟信号为低电平时,第八薄膜晶体管关断,第一电容保持第一上拉节点的高电平,第一上拉节点的电平随着第一时钟信号输入端提供的时钟信号进行变化,保持第一薄膜晶体管处于打开状态,并且第二上拉节点的电平跟随第一时钟信号输入端提供的时钟信号,变为高电平,第二薄膜晶体管打开,所述阵列基板栅极驱动电路的输出为高电平。
9.如权利要求8所述的阵列基板栅极驱动电路,其特征在于,在第二信号输入端提供的输入信号为高电平、第一时钟信号输入端提供的时钟信号为低电平且第二时钟信号输入端提供的时钟信号为高电平时,第九薄膜晶体管打开,第一电容通过第九薄膜晶体管放电,第一上拉节点变为低电平,第一薄膜晶体管关断,并且第三薄膜晶体管打开,第二时钟信号输入端提供的高电平通过第三薄膜晶体管给第二电容充电,第一下拉节点变为高电平,第四薄膜晶体管打开,进一步确保第一上拉节点的电位被拉低,第十一薄膜晶体管打开,第二上拉节点被拉至低电平,第二薄膜晶体管关断,以及第一下拉节点的高电平通过第六薄膜晶体管给第三电容充电,第二下拉节点变为高电平,第五薄膜晶体管打开,所述阵列基板栅极驱动电路的输出为低电平。
10.如权利要求3所述的阵列基板栅极驱动电路,其特征在于,当所述阵列基板栅极驱动电路为多级级联时,所述第一信号输入端提供的输入信号为上一级栅极驱动电路的输出信号,所述第二信号输入端提供的输入信号为下一级栅极驱动电路的输出信号。
11.一种触控显示装置,其特征在于,包括如权利要求1-10中任一项所述的阵列基板栅极驱动电路。
12.一种触控式电子设备,其特征在于,包括如权利要求11所述的触控显示装置。
说明书 :
触控式电子设备、触控显示装置及阵列基板栅极驱动电路
技术领域
背景技术
性变得更加重要。因此,低功耗和稳定性成为近年来GOA(Gate Driver on Array,阵列基板
栅极驱动)技术领域关注的热点,而GOA性能的好坏与否直接影响到了整个显示系统的可靠
性与稳定性,影响显示面板的显示效果。
发明内容
噪声低、稳定性高的特点,可以提高显示面板的优良率。
拉节点;第一薄膜晶体管,所述第一薄膜晶体管的栅极与所述第一上拉节点相连,所述第一
薄膜晶体管的源极与所述第二上拉节点相连,所述第一薄膜晶体管的漏极与第一时钟信号
输入端相连;第二薄膜晶体管,所述第二薄膜晶体管的栅极与所述第二上拉节点相连,所述
第二薄膜晶体管的漏极与直流高电平信号端相连,所述第二薄膜晶体管的源极作为阵列基
板栅极驱动电路的输出端;充放电通路,所述充放电通路分别连接信号输入端和信号控制
端,所述充放电通路在所述信号输入端提供的输入信号、所述信号控制端提供的控制信号
的共同作用下对所述第一电容进行充放电,其中,在对所述第一电容进行充电后,所述第一
电容和所述第一薄膜晶体管对所述第一上拉节点进行电压自举以使所述第一时钟信号输
入端提供的时钟信号向所述第二上拉节点传导,并通过所述第二薄膜晶体管使得所述直流
高电平信号端提供的高电平控制所述阵列基板栅极驱动电路的输出。
自举以使第一时钟信号输入端提供的时钟信号向第二上拉节点传导,并通过第二薄膜晶体
管使得直流高电平信号端提供的高电平控制阵列基板栅极驱动电路的输出,实现双重上拉
节点即双PU(Pull UP)点对输出进行控制,从而减弱第一时钟信号输入端提供的时钟信号
波动对阵列基板栅极驱动电路输出的影响,使得输出更加稳定,并能够增加电路的驱动能
力和抗噪声能力,具有输出噪声低、稳定性高的特点,可以提高显示面板的优良率,显著改
善显示效果。
三薄膜晶体管,所述第三薄膜晶体管的源极与所述第一下拉节点相连,所述第三薄膜晶体
管的栅极与漏极相连后连接到第二时钟信号输入端;第四薄膜晶体管,所述第四薄膜晶体
管的漏极与所述第一上拉节点相连,所述第四薄膜晶体管的栅极与所述第一下拉节点相
连,所述第四薄膜晶体管的源极与所述直流低电平信号端相连;第五薄膜晶体管,所述第五
薄膜晶体管的漏极与所述第二薄膜晶体管的源极相连,所述第五薄膜晶体管的源极与所述
直流低电平信号端相连;电位稳定单元,所述电位稳定单元的第一输入端与所述第一下拉
节点相连,所述电位稳定单元的第二输入端与所述第一上拉节点相连,所述电位稳定单元
的输出端与所述第五薄膜晶体管的栅极相连,所述电位稳定单元的输出端作为第二下拉节
点,所述电位稳定单元用于根据所述第一下拉节点的电位和所述第一上拉节点的电位使得
所述第二下拉节点输出比所述第一下拉节点更为平稳的电位,以通过所述第五薄膜晶体管
控制所述阵列基板栅极驱动电路的输出。
的源极与所述第二下拉节点相连;第七薄膜晶体管,所述第七薄膜晶体管的栅极作为所述
电位稳定单元的第二输入端,所述第七薄膜晶体管的源极与所述直流低电平信号端相连,
所述第七薄膜晶体管的漏极与所述第二下拉节点相连;第三电容,所述第三电容的一端与
所述第二下拉节点相连,所述第三电容的另一端与所述直流低电平信号端相连。
连,所述第八薄膜晶体管的源极与所述第一上拉节点相连;第九薄膜晶体管,所述第九薄膜
晶体管的栅极与第二信号输入端相连,所述第九薄膜晶体管的源极与第二信号控制端相
连,所述第九薄膜晶体管的漏极分别与所述第一上拉节点和所述第八薄膜晶体管的源极相
连,其中,当所述第一信号输入端提供的输入信号为高电平、所述第一信号控制端提供的控
制信号为高电平时,所述第八薄膜晶体管打开,所述第一信号控制端提供的高电平通过所
述第八薄膜晶体管给所述第一电容充电;当所述第二信号输入端提供的输入信号为高电
平、所述第二信号控制端提供的控制信号为低电平时,所述第九薄膜晶体管打开,所述第一
电容通过所述第九薄膜晶体管放电,所述第一上拉节点通过所述第九薄膜晶体管拉低到低
电平。
所述第一信号控制端提供的控制信号为低电平且所述第二信号控制端提供的控制信号为
高电平时,所述阵列基板栅极驱动电路进行反扫。
第一下拉节点相连,所述第十薄膜晶体管的源极与直流低电平信号端相连;第十一薄膜晶
体管,所述第十一薄膜晶体管的漏极与所述第二上拉节点相连,所述第十一薄膜晶体管的
栅极与所述第一下拉节点相连,所述第十一薄膜晶体管的源极与所述直流低电平信号端相
连。
钟信号为高电平时,所述第一时钟信号输入端提供的时钟信号为低电平。
为高电平、第一时钟信号输入端提供的时钟信号为低电平且第二时钟信号输入端提供的时
钟信号为高电平时,第一上拉节点变为高电平,第一薄膜晶体管打开,第二上拉节点与第一
时钟信号输入端提供的时钟信号保持一致为低电平,第二薄膜晶体管关断,所述阵列基板
栅极驱动电路的输出保持低电平;并且,第十薄膜晶体管打开,第一下拉节点被连通至直流
低电平信号端,第二电容放电,第一下拉节点的电位降低到低电平,第十一薄膜晶体管关
断,以及第七薄膜晶体管打开,第二下拉节点被连通至直流低电平信号端,第三电容放电,
第二下拉节点的电位降低到低电平,第五薄膜晶体管关断。
时,第八薄膜晶体管关断,第一电容保持第一上拉节点的高电平,第一上拉节点的电平随着
第一时钟信号输入端提供的时钟信号进行变化,保持第一薄膜晶体管处于打开状态,并且
第二上拉节点的电平跟随第一时钟信号输入端提供的时钟信号,变为高电平,第二薄膜晶
体管打开,所述阵列基板栅极驱动电路的输出为高电平。
时,第九薄膜晶体管打开,第一电容通过第九薄膜晶体管放电,第一上拉节点变为低电平,
第一薄膜晶体管关断,并且第三薄膜晶体管打开,第二时钟信号输入端提供的高电平通过
第三薄膜晶体管给第二电容充电,第一下拉节点变为高电平,第四薄膜晶体管打开,进一步
确保第一上拉节点的电位被拉低,第十一薄膜晶体管打开,第二上拉节点被拉至低电平,第
二薄膜晶体管关断,以及第一下拉节点的高电平通过第六薄膜晶体管给第三电容充电,第
二下拉节点变为高电平,第五薄膜晶体管打开,所述阵列基板栅极驱动电路的输出为低电
平。
供的输入信号为下一级栅极驱动电路的输出信号。
号输入端提供的时钟信号波动对阵列基板栅极驱动电路输出的影响,使得输出更加稳定,
并且还能实现双重下拉节点即双PD(Pull Down)点对阵列基板栅极驱动电路的输出进行控
制,进一步增加阵列基板栅极驱动电路输出的稳定性,增加电路的驱动能力和抗噪声能力,
具有输出噪声低、稳定性高的特点,可以提高显示面板的优良率,显著改善显示效果,充分
满足用户的需要。
附图说明
具体实施方式
图描述的实施例是示例性的,旨在用于解释本发明,而不能理解为对本发明的限制。
晶体管T1的源极与第二上拉节点PU2点相连,第一薄膜晶体管T1的漏极与第一时钟信号输
入端CK相连;第二薄膜晶体管T2的栅极与第二上拉节点PU2点相连,第二薄膜晶体管T2的漏
极与直流高电平信号端VGH相连,第二薄膜晶体管T2的源极作为阵列基板栅极驱动电路的
输出端OUT,即可以是触控显示装置例如LCD显示器的多级级联栅极驱动电路中下一级的
GOA电路的第一信号输入端;充放电通路10分别连接信号输入端(即连接第一信号输入端
INPUT和第二信号输入端RESET)和信号控制端(即第一信号控制端CN和第二信号控制端
CNB),充放电通路10在信号输入端提供的输入信号、信号控制端提供的控制信号的共同作
用下对第一电容C1进行充放电,其中,在对第一电容C1进行充电后,第一电容C1和第一薄膜
晶体管T1对第一上拉节点PU1点进行电压自举以使第一时钟信号输入端CK提供的时钟信号
向第二上拉节点PU2点传导,并通过第二薄膜晶体管T2使得直流高电平信号端VGH提供的高
电平控制阵列基板栅极驱动电路的输出。
电平控制第二薄膜晶体管T2的栅极,以保证阵列基板栅极驱动电路的输出端OUT输出高电
平,从而双PU点的构造,可以减弱第一时钟信号输入端CK提供的时钟信号波动对阵列基板
栅极驱动电路输出的影响,保证阵列基板栅极驱动电路的输出稳定,并能提高电路驱动能
力。
自举以使第一时钟信号输入端提供的时钟信号向第二上拉节点传导,并通过第二薄膜晶体
管使得直流高电平信号端提供的高电平控制阵列基板栅极驱动电路的输出,实现双重上拉
节点即双PU点对输出进行控制,从而减弱第一时钟信号输入端提供的时钟信号波动对阵列
基板栅极驱动电路输出的影响,使得输出更加稳定,并能够增加电路的驱动能力和抗噪声
能力,具有输出噪声低、稳定性高的特点,可以提高显示面板的优良率,显著改善显示效果。
电位稳定单元20起到稳定第二下拉节点PD2点电位的作用。
T3的栅极与漏极相连后连接到第二时钟信号输入端CKB;第四薄膜晶体管T4的漏极与第一
上拉节点PU1点相连,第四薄膜晶体管T4的栅极与第一下拉节点PD1点相连,第四薄膜晶体
管T4的源极与直流低电平信号端VGL相连;第五薄膜晶体管T5的漏极与第二薄膜晶体管T2
的源极相连,第五薄膜晶体管T5的源极与直流低电平信号端VGL相连;电位稳定单元20的第
一输入端与第一下拉节点PD1点相连,电位稳定单元20的第二输入端与第一上拉节点PU1点
相连,电位稳定单元20的输出端与第五薄膜晶体管T5的栅极相连,电位稳定单元20的输出
端作为第二下拉节点PD2点,电位稳定单元20用于根据第一下拉节点PD1点的电位和第一上
拉节点PU1点的电位使得第二下拉节点PD2点输出比第一下拉节点PD1点更为平稳的电位,
以通过第五薄膜晶体管T5控制阵列基板栅极驱动电路的输出。
位稳定单元20的第一输入端,第六薄膜晶体管T6的源极与第二下拉节点PD2点相连;第七薄
膜晶体管T7的栅极作为电位稳定单元20的第二输入端,第七薄膜晶体管T7的源极与直流低
电平信号端VGL相连,第七薄膜晶体管T7的漏极与第二下拉节点PD2点相连;第三电容C3的
一端与第二下拉节点PD2点相连,第三电容C3的另一端与直流低电平信号端VGL相连。
电容C3的保持作用,PD2点电位相对于PD1点变得更加平稳,并且通过增加T7的反馈作用,使
得PD2点电位更加稳定,稳定的PD2点电位来控制T5,进一步增加了阵列基板栅极驱动电路
的输出端OUT输出稳定性。
能力和抗噪声能力,具有输出噪声低、稳定性高的特点,可以提高显示面板的优良率。
第八薄膜晶体管T8的漏极与第一信号控制端CN相连,第八薄膜晶体管T8的源极与第一上拉
节点PU1点相连;第九薄膜晶体管T9的栅极与第二信号输入端RESET例如STV_N+1相连,第九
薄膜晶体管T9的源极与第二信号控制端CNB相连,第九薄膜晶体管T9的漏极分别与第一上
拉节点PU1点和第八薄膜晶体管T8的源极相连。其中,当第一信号输入端STV_N-1提供的输
入信号为高电平、第一信号控制端CN提供的控制信号为高电平时,第八薄膜晶体管T8打开,
第一信号控制端CN提供的高电平通过第八薄膜晶体管T8给第一电容C1充电,第一上拉节点
PU1点的电位升高至高电平;当第二信号输入端STV_N+1提供的输入信号为高电平、第二信
号控制端CNB提供的控制信号为低电平时,第九薄膜晶体管T9打开,第一电容C1通过第九薄
膜晶体管T9放电,第一上拉节点PU1点的电位通过第九薄膜晶体管T9拉低到低电平。
控制端CN提供的控制信号为低电平且第二信号控制端CNB提供的控制信号为高电平时,阵
列基板栅极驱动电路进行反扫。通过第一信号控制端和第二信号控制端提供的高低电平来
控制正反扫的方式,使得阵列基板栅极驱动电路更具普适性,应用范围广。
个控制信号输入端为第一控制信号输入端CN和第二控制信号输入端CNB,VGH、VGL、CN和CNB
为四个直流电压信号提供端。其中,第一时钟信号输入端CK提供的时钟信号与第二时钟信
号输入端CKB提供的时钟信号依次相差1/2个周期,第一控制信号输入端CN提供的控制信号
与第二控制信号输入端CNB提供的控制信号为控制正反扫的高低电平,若CN为高电平,CNB
为低电平则为正扫,反之则为反扫,STV_N-1与STV_N+1为正、反扫的输入信号。并且,正反扫
的原理是一样的。
而在GOA电路中,噪声的降低和稳定性的提升永远是GOA电路设计需要考虑的重点,本发明
通过双重PU点和双重PD点的设计而提供的阵列基板栅极驱动电路,用来驱动液晶显示器的
栅极,明显增加了电路的驱动能力和抗噪声能力,使得输出更加平稳,具有输出噪声低、稳
定性高的特点,可以大大提高液晶显示面板良率。
连,第十薄膜晶体管T10的漏极与第一下拉节点PD1点相连,第十薄膜晶体管T10的源极与直
流低电平信号端VGL相连,第十一薄膜晶体管T11的漏极与第二上拉节点PU2点相连,第十一
薄膜晶体管T11的栅极与第一下拉节点PD1点相连,第十一薄膜晶体管T11的源极与直流低
电平信号端VGL相连。
点的传导,PU2点电位控制T2的栅极,以保证OUT高电平的输出,因此采用双PU点的设计,可
以减弱CK信号波动对于OUT输出的影响。并且,PD1点通过电容C2保持电位,通过T4、T11反馈
作用进一步保证PU1点、PU2点电位被拉低,以及通过T6的传输作用和电容C3的保持作用,
PD2点电位相对于PD1点变得更加平稳,并且通过增加T7的反馈作用,使得PD2点更加稳定,
稳定的PD2点控制T5,进一步增加了OUT输出稳定性。
路的输出信号。
CKB提供的时钟信号为高电平时,第一时钟信号输入端CK提供的时钟信号为低电平。
以正扫为例进行说明,图2为11T3C的GOA电路对应时序,此时第一信号控制端CN提供的控制
信号为高电平,第二信号控制端CNB提供的控制信号为低电平,第一信号输入端STV_N-1提
供上级输入信号,第二信号输入端STV_N+1提供下级输入信号。
平时,第一上拉节点PU1点变为高电平,第一薄膜晶体管T1打开,第二上拉节点PU2点与第一
时钟信号输入端CK提供的时钟信号保持一致为低电平,第二薄膜晶体管T2关断,阵列基板
栅极驱动电路的输出保持低电平;并且,第十薄膜晶体管T10打开,第一下拉节点PD1点被连
通至直流低电平信号端VGL,第二电容C2放电,第一下拉节点PD1点的电位降低到低电平,第
十一薄膜晶体管T11关断,以及第七薄膜晶体管T7打开,第二下拉节点PD2点被连通至直流
低电平信号端VGL,第三电容C3放电,第二下拉节点PD2点的电位降低到低电平,第五薄膜晶
体管T5关断。
T8打开,CN提供的高电平通过T8给C1充电,PU1点→高电平→T1打开→CK提供的低电平连通
至PU2点,PU2点与CK电位一致,保持为低电平,T2关断,OUT保持低电平输出;T10打开,PD1点
被连通至VGL,电容C2放电,PD1点电位降低到低电平,T11关断;T7打开,PD2点被连通至VGL,
电容C3放电,PD2点电位降低到低电平,T5关断。
第八薄膜晶体管T8关断,第一电容C1保持第一上拉节点PU1点的高电平,第一上拉节点PU1
点的电平随着第一时钟信号输入端CK提供的时钟信号进行变化,保持第一薄膜晶体管T1处
于打开状态,并且第二上拉节点PU2点的电平跟随第一时钟信号输入端CK提供的时钟信号,
变为高电平,第二薄膜晶体管T2打开,阵列基板栅极驱动电路的输出为高电平。
T8关闭,其中,电容C1有效地保证了PU1点的高电位,PU1点电位随着CK提供的时钟信号进行
变化,发生自举有效地保证了T1的打开状态;PU2点电位随CK提供的时钟信号电位进行变
化,即变为高电平,T2打开,输出端OUT输出高电平。即言,PU1点通过C1与T1的组合,可以实
现电位自举,以保证CK信号向PU2点的传导,PU2点电位控制T2的栅极,以保证OUT高电平的
输出,因此采用双PU点的设计,可以减弱CK信号波动对于OUT输出的影响。
第九薄膜晶体管T9打开,第一电容C1通过第九薄膜晶体管T9放电,第一上拉节点PU1点变为
低电平,第一薄膜晶体管T1关断,并且第三薄膜晶体管T3打开,第二时钟信号输入端CKB提
供的高电平通过第三薄膜晶体管T3给第二电容C2充电,第一下拉节点PD1点变为高电平,第
四薄膜晶体管T4打开,进一步确保第一上拉节点PU1点的电位被拉低,第十一薄膜晶体管
T11打开,第二上拉节点PU2点被拉至低电平,第二薄膜晶体管T2关断,以及第一下拉节点
PD1点的高电平通过第六薄膜晶体管T6给第三电容C3充电,第二下拉节点PD2点变为高电
平,第五薄膜晶体管T5打开,阵列基板栅极驱动电路的输出为低电平。
T9打开,C1通过T9放电,连通至CNB,PU1点电位降低,T1关断;T3打开,CKB提供的高电平通过
T3给C2充电,PD1点电位升高→T4打开,进一步确保PU1点电位的拉低,T11打开,PU2点电位
被拉至低电平,T2关断;PD1点高电位通过T6给C3充电,PD2点电位升高至高电平,T5打开,输
出端OUT输出低电平。即言,PD1点通过电容C2保持电位,通过T4、T11反馈作用进一步保证
PU1点、PU2点电位被拉低,以及通过T6的传输作用和电容C3的保持作用,PD2点电位相对于
PD1点变得更加平稳,并且通过增加T7的反馈作用,使得PD2点更加稳定,稳定的PD2点控制
T5,进一步增加了OUT输出稳定性。
号输入端提供的时钟信号波动对阵列基板栅极驱动电路输出的影响,使得输出更加稳定,
并且还能实现双重下拉节点即双PD(Pull Down)点对阵列基板栅极驱动电路的输出进行控
制,进一步增加阵列基板栅极驱动电路输出的稳定性,增加电路的驱动能力和抗噪声能力,
具有输出噪声低、稳定性高的特点,可以提高显示面板的优良率,显著改善显示效果,充分
满足用户的需要。
隐含地包括至少一个该特征。在本发明的描述中,“多个”的含义是至少两个,例如两个,三
个等,除非另有明确具体的限定。
部的连通或两个元件的相互作用关系,除非另有明确的限定。对于本领域的普通技术人员
而言,可以根据具体情况理解上述术语在本发明中的具体含义。
第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方,或仅仅表示
第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第
一特征在第二特征正下方或斜下方,或仅仅表示第一特征水平高度小于第二特征。
点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不
必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任
一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技
术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结
合和组合。
实施例进行变化、修改、替换和变型。