电源供应装置以及升压装置

摘要

本发明提供一种电源供应装置以及升压装置。上述电源供应装置，用以输出写入电压至或非门快闪式随机存取存储器阵列，包括：升压装置以及稳压装置。升压装置用以产生升压电压，包括电荷泵、第一分压电路、第一比较器以及振荡器。电荷泵根据模式信号以及时钟信号，将渐升电压升压至升压电压。第一分压电路根据升压电压产生第一反馈电压。第一比较器比较第一反馈电压以及第一参考电压，而产生第一驱动信号。振荡器根据模式信号接收渐升电压，且根据第一驱动信号而输出时钟信号，其中渐升电压自接地位准爬升至供应电压。稳压装置接收升压电压而产生写入电压。通过实施本发明，可保护进行写入程序的或非门快闪式随机存取存储器单元。

权利要求

1.一种电源供应装置，用以输出一写入电压至一或非门快闪式随机存取存储器阵列，其特征在于，所述电源供应装置包括：一升压装置，用以产生一升压电压，包括：

一电荷泵，根据一模式信号以及一时钟信号，将一渐升电压升压至所述升压电压；

一第一分压电路，根据所述升压电压产生一第一反馈电压；

一第一比较器，比较所述第一反馈电压以及一第一参考电压而产生一第一驱动信号；

以及

一振荡器，根据所述模式信号接收所述渐升电压，且根据所述第一驱动信号而输出所述时钟信号，其中所述渐升电压自一接地位准爬升至一供应电压；以及一稳压装置，接收所述升压电压而产生所述写入电压。

2.如权利要求1所述的电源供应装置，其特征在于，所述时钟信号包括一时钟振幅，所述时钟振幅随着所述渐升电压自所述接地位准爬升至所述供应电压而增加，使得所述升压电压亦随着所述渐升电压增加，用以消除所述升压电压的一过冲电压。

3.如权利要求1所述的电源供应装置，其特征在于，所述电源供应装置更包括：一选择器，根据所述模式信号，选择所述渐升电压以及所述供应电压之一提供至所述振荡器；

一单位增益缓冲器，包括一输入端以及一输出端，其中所述输出端输出所述渐升电压；

一第一P型晶体管，栅极端接收所述模式信号，源极端接收所述供应电压，漏极端耦接至一第一节点；

一电阻性元件，耦接于所述第一节点以及所述单位增益缓冲器的所述输入端之间；

一电容性元件，耦接于所述单位增益缓冲器的所述输入端以及一接地端之间；以及一N型晶体管，栅极端接收所述模式信号，源极端耦接至所述接地端，漏极端耦接至所述输入端。

4.如权利要求3所述的电源供应装置，其特征在于，当所述模式信号为一第一逻辑位准时，所述振荡器接收所述渐升电压，所述第一P型晶体管为导通，所述N型晶体管为不导通，使得所述渐升电压以及所述输入端的电压是由所述接地位准充电至所述供应电压。

5.如权利要求3所述的电源供应装置，其特征在于，当所述模式信号为一第二逻辑位准时，所述振荡器接收所述供应电压，所述第一P型晶体管为不导通，所述N型晶体管为导通且将所述输入端耦接至所述接地端。

6.如权利要求1所述的电源供应装置，其特征在于，所述稳压装置更包括：一P型导通晶体管，栅极端接收一第二驱动信号，源极端接收所述升压电压，漏极端输出所述写入电压；

一第二分压电路，根据所述写入电压产生一第二反馈电压；以及一第二比较器，比较所述第二反馈电压以及一第二参考电压而产生所述第二驱动信号。

7.一种升压装置，用以产生一升压电压，其特征在于，所述升压装置包括：一电荷泵，根据一模式信号以及一时钟信号，将一渐升电压升压至所述升压电压；

一第一分压电路，根据所述升压电压产生一第一反馈电压；

一第一比较器，比较所述第一反馈电压以及一第一参考电压而产生一驱动信号；以及一振荡器，根据所述模式信号接收所述渐升电压，且根据所述驱动信号而输出所述时钟信号，其中所述渐升电压自一接地位准爬升至一供应电压。

8.如权利要求7所述的升压装置，其特征在于，所述时钟信号包括一时钟振幅，所述时钟振幅随着所述渐升电压自所述接地位准爬升至所述供应电压而增加，使得所述升压电压亦随着所述渐升电压增加，用以消除所述升压电压的一过冲电压。

9.如权利要求7所述的升压装置，其特征在于，所述升压装置更包括：一选择器，根据所述模式信号，选择所述渐升电压以及所述供应电压之一提供至所述振荡器；

一单位增益缓冲器，包括一输入端以及一输出端，其中所述输出端输出所述渐升电压；

一第一P型晶体管，栅极端接收所述模式信号，源极端接收所述供应电压，漏极端耦接至一第一节点；

一电阻性元件，耦接于所述第一节点以及所述单位增益缓冲器的所述输入端之间；

一电容性元件，耦接于所述单位增益缓冲器的所述输入端以及一接地端之间；以及一N型晶体管，栅极端接收所述模式信号，源极端耦接至所述接地端，漏极端耦接至所述输入端。

10.如权利要求9所述的升压装置，其特征在于，当所述模式信号为一第一逻辑位准时，所述振荡器接收所述渐升电压，所述第一P型晶体管为导通，所述N型晶体管为不导通，使得所述渐升电压以及所述输入端的电压是由所述接地位准充电至所述供应电压。

11.如权利要求9所述的升压装置，其特征在于，当所述模式信号为一第二逻辑位准时，所述振荡器接收所述供应电压，所述第一P型晶体管为不导通，所述N型晶体管为导通且将所述输入端耦接至所述接地端。

说明书

电源供应装置以及升压装置

技术领域

[0001] 本发明是有关于一种电源供应装置以及升压装置，特别是有关于一种消除过冲(overshoot)电压的电源供应装置以及升压装置。

背景技术

[0002] 在快闪式随机存取存储器中，如或非门快闪式随机存取存储器(NOR flash RAM)，通常需要高电压源才能够正常执行写入操作以及抹除操作。一般来说，高电压源通常利用电荷泵产生高电压，才能使快闪式随机存取存储器动作正常。然而，当电荷泵所输出的高电压具有过冲(overshoot)电压时，过冲电压可能会损坏快闪式随机存取存储器单元。因此，我们有必要针对降低电荷泵的过冲电压提出解决方案。

发明内容

[0003] 有鉴于此，本发明提出一种电源供应装置，用以输出一写入电压至一或非门快闪式随机存取存储器阵列。电源供应装置包括一升压装置以及一稳压装置。上述升压装置用以产生一升压电压，包括一电荷泵、一第一分压电路、一第一比较器以及一振荡器。上述电荷泵根据一模式信号以及一时钟信号，将一渐升电压升压至上述升压电压。上述第一分压电路根据上述升压电压产生一第一反馈电压。上述第一比较器比较上述第一反馈电压以及一第一参考电压而产生一第一驱动信号。上述振荡器根据上述模式信号接收上述渐升电压，且根据上述第一驱动信号而输出上述时钟信号，其中上述渐升电压自一接地位准爬升至一供应电压。上述稳压装置接收上述升压电压而产生上述写入电压。

[0004] 根据本发明的一实施例，上述时钟信号包括一时钟振幅，上述时钟振幅随着上述渐升电压自上述接地位准爬升至上述供应电压而增加，使得上述升压电压亦随着上述渐升电压增加，用以消除上述升压电压的一过冲电压。

[0005] 根据本发明的一实施例，电源供应装置更包括一选择器、一单位增益缓冲器、一第一P型晶体管、一电阻性元件、一电容性元件以及一N型晶体管。上述选择器根据上述模式信号，选择上述渐升电压以及上述供应电压之一提供至上述振荡器。上述单位增益缓冲器包括一输入端以及一输出端，其中上述输出端输出上述渐升电压。上述第一P型晶体管栅极端接收上述模式信号，源极端接收上述供应电压，漏极端耦接至一第一节点。上述电阻性元件耦接于上述第一节点以及上述单位增益缓冲器的上述输入端之间。上述电容性元件耦接于上述单位增益缓冲器的上述输入端以及一接地端之间。上述N型晶体管，栅极端接收上述模式信号，源极端耦接至上述接地端，漏极端耦接至上述输入端。

[0006] 根据本发明的一实施例，当上述模式信号为一第一逻辑位准时，上述振荡器接收上述渐升电压，上述第一P型晶体管为导通，上述N型晶体管为不导通，使得上述渐升电压以及上述输入端的电压是由上述接地位准充电至上述供应电压。

[0007] 根据本发明的另一实施例，当上述模式信号为一第二逻辑位准时，上述振荡器接收上述供应电压，上述第一P型晶体管为不导通，上述N型晶体管为导通且将上述输入端耦接至上述接地端。

[0008] 根据本发明的一实施例，上述稳压装置更包括：一P型导通晶体管、一第二分压电路以及一第二比较器。上述P型导通晶体管的栅极端接收一第二驱动信号，源极端接收上述升压电压，漏极端输出上述写入电压。上述第二分压电路根据上述写入电压产生一第二反馈电压。上述第二比较器比较上述第二反馈电压以及一第二参考电压而产生上述第二驱动信号。

[0009] 本发明更提出一种升压装置用以产生一升压电压，升压装置包括一电荷泵、一第一分压电路、一第一比较器以及一振荡器。上述电荷泵根据一模式信号以及一时钟信号，将一渐升电压升压至上述升压电压。上述第一分压电路根据上述升压电压产生一第一反馈电压。上述第一比较器比较上述第一反馈电压以及一第一参考电压而产生一驱动信号。上述振荡器根据上述模式信号接收上述渐升电压，且根据上述驱动信号而输出上述时钟信号，其中上述渐升电压自一接地位准爬升至一供应电压。

[0010] 根据本发明的一实施例，上述时钟信号包括一时钟振幅，上述时钟振幅随着上述渐升电压自上述接地位准爬升至上述供应电压而增加，使得上述升压电压亦随着上述渐升电压增加，用以消除上述升压电压的一过冲电压。

[0011] 根据本发明的一实施例，升压装置更包括一选择器、一单位增益缓冲器、一第一P型晶体管、一电阻性元件、一电容性元件以及一N型晶体管。上述选择器根据上述模式信号，选择上述渐升电压以及上述供应电压之一提供至上述振荡器。上述单位增益缓冲器包括一输入端以及一输出端，其中上述输出端输出上述渐升电压。上述第一P型晶体管栅极端接收上述模式信号，源极端接收上述供应电压，漏极端耦接至一第一节点。上述电阻性元件耦接于上述第一节点以及上述单位增益缓冲器的上述输入端之间。上述电容性元件耦接于上述单位增益缓冲器的上述输入端以及一接地端之间。上述N型晶体管的栅极端接收上述模式信号，源极端耦接至上述接地端，漏极端耦接至上述输入端。

[0012] 根据本发明的一实施例，当上述模式信号为一第一逻辑位准时，上述振荡器接收上述渐升电压，上述第一P型晶体管为导通，上述N型晶体管为不导通，使得上述渐升电压以及上述输入端的电压是由上述接地位准充电至上述供应电压。

[0013] 根据本发明的一实施例，当上述模式信号为一第二逻辑位准时，上述振荡器接收上述供应电压，上述第一P型晶体管为不导通，上述N型晶体管为导通且将上述输入端耦接至上述接地端。

[0014] 通过实施本发明，可使写入电压不会出现过冲电压，进而保护进行写入程序的或非门快闪式随机存取存储器单元。

附图说明

[0015] 图1是显示根据本发明的一实施例所述的电源供应装置的电路图；

[0016] 图2是显示根据本发明的一实施例所述的或非门快闪式随机存取存储器阵列的写入操作的波形图；

[0017] 图3是显示根据本发明的另一实施例所述的电源供应装置的电路图；以及[0018] 图4是显示根据本发明的另一实施例所述的或非门快闪式随机存取存储器阵列的写入操作的波形图。

[0019] 附图标号

[0020] 100、300     电源供应装置

[0021] 110、310     升压装置

[0022] 111、311     第一分压电路

[0023] 1111、3111   第一电阻性元件

[0024] 1112、3112   第二电阻性元件

[0025] 112、312     第一比较器

[0026] 113、313     振荡器

[0027] 114、314     电荷泵

[0028] 130、330     稳压装置

[0029] 131、331     P型导通晶体管

[0030] 132、332     第二分压电路

[0031] 1321、3321   第三电阻性元件

[0032] 1322、3322   第四电阻性元件

[0033] 133、333     第二比较器

[0034] 201、401     写入操作

[0035] 202、402     下降电压

[0036] 203         过冲电压

[0037] 315         选择器

[0038] 316         单位增益缓冲器

[0039] 317         第一P型晶体管

[0040] 318         第五电阻性元件

[0041] 319         电容性元件

[0042] 320         N型晶体管

[0043] NI          输入端

[0044] NO          输出端

[0045] N1          第一节点

[0046] SM          模式信号

[0047] VB          升压电压

[0048] VCC         供应电压

[0049] VD1         第一驱动信号

[0050] VD2         第二驱动信号

[0051] VFB1        第一反馈电压

[0052] VFB2        第二反馈电压

[0053] VPGM        写入电压

[0054] VREF1       第一参考电压

[0055] VREF2       第二参考电压

[0056] VSL         渐升电压

[0057] SCLK        时钟信号

具体实施方式

[0058] 为使本发明的上述目的、特征和优点能更明显易懂，下文特例举一较佳实施例，并配合所附图式，来作详细说明如下：

[0059] 以下将介绍是根据本发明所述的较佳实施例。必须要说明的是，本发明提供了许多可应用的发明概念，在此所揭露的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。

[0060] 图1是显示根据本发明的一实施例所述的电源供应装置的电路图。如图1所示，电源供应装置100包括升压装置110以及稳压装置130。升压装置110包括第一分压电路111、第一比较器112、振荡器113以及电荷泵114，其中升压装置110用以将供应电压VCC升压而产生升压电压VB，并利用负反馈理论稳定升压电压VB的电压值。

[0061] 第一分压电路111包括第一电阻性元件1111以及第二电阻性元件1112，第一分压电路111利用第一电阻性元件1111以及第二电阻性元件1112所产生的第一分压系数，将升压电压VB除上第一分压系数而产生第一反馈电压VFB1，其中第一分压系数为第二电阻性元件1112的阻抗与第一电阻性元件1111以及第二电阻性元件1112的阻抗总和的比值。

[0062] 第一比较器112比较第一反馈电压VFB1以及第一参考电压VREF1而产生第一驱动信号VD1，振荡器113根据第一驱动信号VD1输出时钟信号SCLK驱动电荷泵114，其中时钟信号SCLK的时钟振幅为供应电压VCC。电荷泵114根据时钟信号SCLK，而将供应电压VCC升压至升压电压VB。

[0063] 稳压装置130包括P型导通晶体管131、第二分压电路132以及第二比较器133，用以将升压电压VB降压至写入电压VPGM，且利用负反馈理论稳定输出写入电压VPGM。P型导通晶体管131根据第二驱动信号VD2而将升压电压VB提供至写入电压VPGM，第二分压电路132包括第三电阻性元件1321以及第四电阻性元件1322。

[0064] 第二分压电路132利用第三电阻性元件1321以及第四电阻性元件1322所产生的第二分压系数，将写入电压VPGM除上第二分压系数而产生第二反馈电压VFB2。第二比较器133比较第二反馈电压VFB2以及第二参考电压VREF2而产生第二驱动信号VD2。也就是，写入电压VPGM是等于第二参考电压VREF2以及第二分压系数之积。

[0065] 根据本发明的一实施例，写入电压VPGM是提供至一或非门快闪式随机存取存储器阵列的位线，因此写入电压VPGM可视为非或栅快闪式随机存取存储器阵列的位线电压。图2是显示根据本发明的一实施例所述的非或栅快闪式随机存取存储器阵列的写入操作的波形图。如图2所示，当执行写入操作201时，代表或非门快闪式随机存取存储器阵列执行写入程序，或非门快闪式随机存取存储器阵列的位线对写入电压VPGM抽取电流。

[0066] 当或非门快闪式随机存取存储器阵列的位线对写入电压VPGM抽取电流时，造成写入电压VPGM的电压值产生下降电压202。由于写入电压VPGM是经由P型导通晶体管131接收升压电压VB，因此当写入电压VPGM发生下降电压202时，升压电压VB的电压值势必也发生了下降。

[0067] 当升压电压VB的电压值下降时，第一反馈电压VFB1亦随之下降，经第一比较器112感测到而发出第一驱动信号VD1致使振荡器发出时钟信号SCLK，电荷泵114根据时钟信号SCLK而将供应电压VCC升压至升压电压VB。然而，由于振荡器113所发出的时钟信号SCLK并未经过控制，使得电荷泵114全力输出，以将升压电压VB回复至原来的电压值，此时势必在升压电压VB产生了一个过冲(overshoot)电压。

[0068] 再者，由于稳压装置130的反应时间有其限制，尽管稳压装置130具有稳定写入电压VPGM的功能，但是当电荷泵114全力输出升压电压VB而产生了过冲电压时，稳压装置130无法即时关闭P型导通晶体管131，因而造成写入电压VPGM出现过冲电压203的现象。然而，写入电压VPGM的过冲电压203会使得进行写入操作的或非门快闪式随机存取存储器单元损毁，因此势必要消除写入电压VPGM的过冲电压203。

[0069] 图3是显示根据本发明的另一实施例所述的电源供应装置的电路图。如图3所示，电源供应装置300同样具有升压装置310以及稳压装置330。与图1相比，升压装置310除了包括第一分压电路311、第一比较器312、振荡器313以及电荷泵314之外，更包括选择器315、单位增益缓冲器316、第一P型晶体管317、第五电阻性元件318、电容性元件319以及N型晶体管320，稳压装置330同样包括P型导通晶体管331、第二分压电路332以及第二比较器333，其中分压电路332包括第三电阻性元件3321以及第四电阻性元件3322。

[0070] 第一分压电路311与图1的第一分压电路111相同，包括第一电阻性元件3111以及第二电阻性元件3112，在此不再赘述。升压装置310同样接收供应电压VCC的供应，选择器315根据模式信号SM，选择将供应电压VCC以及渐升电压VSL之一提供至振荡器313。单位增益缓冲器316包括输入端NI以及输出端NO，其中输出端NO输出渐升电压VSL。

[0071] 第一P型晶体管317的源极端接收供应电压VCC，漏极端耦接至第一节点N1，栅极端接收模式信号SM。第五电阻性元件318耦接于第一节点N1以及输入端NI之间，电容性元件319耦接于输入端NI以及接地端之间。N型晶体管320的栅极端接收模式信号SM，源极端耦接至接地端，漏极端耦接至输入端NI。

[0072] 根据本发明的一实施例，当升压装置310接收到模式信号SM为低逻辑位准时，代表需将写入电压VPGM提供至或非门快闪式随机存取存储器阵列的位线而为位线电压。因此，选择器315根据为低逻辑位准的模式信号SM，选择将渐升电压VSL提供至振荡器313。

[0073] 由于模式信号SM为低逻辑位准，使得第一P型晶体管317导通而N型晶体管320不导通，输入端NI则为供应电压VCC经第五电阻性元件318而对电容性元件319充电。由于单位增益缓冲器316的增益为1，故渐升电压VSL是等于电容性元件319的跨压。也就是，渐升电压VSL是由接地端的接地位准逐渐增加至供应电压VCC。

[0074] 图4是显示根据本发明的另一实施例所述的或非门快闪式随机存取存储器阵列的写入操作的波形图。根据本发明的一实施例，当执行写入操作401时，模式信号SM由高逻辑位准转变为低逻辑位准，因此选择器315根据模式信号SM选择渐升电压VSL提供至振荡器313，第一P型晶体管317为导通，N型晶体管320为不导通，渐升电压VSL为供应电压VCC经第五电阻性元件318对电容性元件319所产生的电压波形。

[0075] 根据本发明的另一实施例，当执行写入操作401时，模式信号SM是由低逻辑位准转变至高逻辑位准，当结束写入操作401时，模式信号SM回到低逻辑位准，而选择器315、第一P型晶体管317以及N型晶体管320必须随之相对修改。在此仅以模式信号SM为低逻辑位准时执行写入操作401进行说明，并未以任何形式限定于此。

[0076] 由于渐升电压VSL作为振荡器313的供应电压，振荡器313所产生的时钟信号SCLK的时钟振幅亦为渐升电压VSL，也就是时钟振幅亦逐渐增加至供应电压VCC，使得电荷泵314所产生的升压电压VB亦随着渐升电压VSL而逐渐增加。根据本发明的另一实施例，使用者可控制振荡器313所产生的时钟信号SCLK的时钟频率随着渐升电压VSL而增加。

[0077] 随着渐升电压VSL逐渐增加，电荷泵314所产生的升压电压VB亦随着渐升电压VSL逐渐增加。虽然或非门快闪式随机存取存储器阵列的位线在进入写入操作401后开始对写入电压VPGM抽取电流时，使得写入电压VPGM产生下降电压402，然而振荡器313所产生的时钟信号SCLK的时钟振幅随着渐升电压VSL而逐渐增加，升压电压VB亦随着渐升电压VSL逐渐增加，使得在写入电压VPGM并不会出现过冲电压，进而保护进行写入程序的或非门快闪式随机存取存储器单元。

[0078] 根据本发明的一实施例，当或非门快闪式随机存取存储器结束写入操作401时，模式信号SM回到高逻辑位准，选择器315根据模式信号SM选择供应电压VCC提供至振荡器313，第一P型晶体管317为不导通，N型半导体320导通而将输入端NI耦接至接地端。

[0079] 根据本发明的一实施例，升压装置310亦可作为具有软启动(soft start)的电荷泵稳压器。由于渐升电压VSL由接地电压逐渐增加至供应电压VCC，使得电荷泵314不会全力输出升压电压VB，而造成写入电压VPGM因稳压装置330的反应速度不够快而发生过冲电压，进而保护后极电路免于因过高的供应电压而损坏。

[0080] 以上叙述许多实施例的特征，使所属技术领域中具有通常知识者能够清楚理解本说明书的形态。所属技术领域中具有通常知识者能够理解其可利用本发明揭示内容为基础以设计或更动其他制程及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中具有通常知识者亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。