栅极驱动单元、驱动方法、栅极驱动电路和显示装置

摘要

本发明提供一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置。所述栅极驱动单元包括栅极驱动信号输出端，还包括：输入模块；存储模块；复位模块；上拉节点控制模块；输出模块；以及，下拉节点控制模块，在输入阶段控制下拉控制节点与上拉节点连接，以使得下拉控制节点的电位为第一电平，在输出阶段控制维持下拉控制节点的电位为第一电平，当所述下拉控制节点的电位为第一电平时控制下拉节点与所述第三电平输入端连接，在复位阶段控制下拉控制节点与上拉节点连接，以使得下拉控制节点的电位为第二电平，从而控制下拉节点与第一电平输入端连接。本发明能够解决现有的栅极驱动单元抗干扰性能弱的问题。

权利要求

1.一种栅极驱动单元，其特征在于，包括栅极驱动信号输出端，还包括：输入模块，分别与输入端和上拉节点连接，用于在输入阶段在所述输入端的控制下，控制所述上拉节点的电位为第一电平；

存储模块，分别与所述上拉节点和所述栅极驱动信号输出端连接；

复位模块，分别与复位时钟信号输入端、所述上拉节点和第二电平输入端连接，用于在复位阶段在所述复位时钟信号输入端的控制下控制所述上拉节点和所述第二电平输入端连接；

上拉节点控制模块，分别与下拉节点、所述上拉节点和所述第二电平输入端连接；

输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第一时钟信号输入端和所述第二电平输入端连接；以及，下拉节点控制模块，分别与第二时钟信号输入端、第一电平输入端、所述上拉节点、所述下拉节点、下拉控制节点和第三电平输入端连接，用于在输入阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，在输出阶段控制维持所述下拉控制节点的电位为第一电平，当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第三电平输入端连接，在复位阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。

2.如权利要求1所述的栅极驱动单元，其特征在于，所述下拉节点控制模块包括：第一下拉节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述下拉控制节点连接；

第二下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉节点连接；以及，第三下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉节点连接，第二极与所述第三电平输入端连接。

3.如权利要求2所述的栅极驱动单元，其特征在于，所述第三下拉节点控制晶体管的宽长比大于所述第一下拉节点控制晶体管的宽长比；

所述第三下拉节点控制晶体管的宽长比与所述第一下拉节点控制晶体管的宽长比之间的比值在预定比值范围内。

4.如权利要求1至3中任一权利要求所述的栅极驱动单元，其特征在于，所述栅极驱动信号输出端包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接；

当所述上拉晶体管和所述下拉晶体管都为n型晶体管时，所述第一电平为高电平，所述第二电平为第一低电平，所述第三电平为第二低电平；所述第二低电平小于所述第一低电平；

当所述上拉晶体管和所述下拉晶体管都为p型晶体管时，所述第一电平为低电平，所述第二电平为第一高电平，所述第三电平为第二高电平；所述第二高电平大于所述第一高电平。

5.如权利要求1至3中任一权利要求所述的栅极驱动单元，其特征在于，所述输入模块还与所述栅极驱动信号输出端和第二电平输入端连接，用于在输入阶段在所述输入端的控制下控制所述栅极驱动信号输出端与所述第二电平输入端连接。

6.如权利要求5所述的栅极驱动单元，其特征在于，所述输入模块包括：输入晶体管，栅极与所述输入端连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉节点连接；以及，输出起始晶体管，栅极与所述输入端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接。

7.如权利要求1至3中任一权利要求所述的栅极驱动单元，其特征在于，所述复位模块包括：复位晶体管，栅极与所述复位时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接；

所述上拉节点控制模块包括：上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接；

所述存储模块包括：存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

8.一种栅极驱动单元的驱动方法，应用于如权利要求1至7中任一权利要求所述的栅极驱动单元，其特征在于，所述栅极驱动单元的驱动方法包括：在输入阶段，输入模块在输入端的控制下控制上拉节点与第二时钟信号输入端连接，以使得所述上拉节点的电位为第一电平；下拉节点控制模块在所述第二时钟信号输入端的控制下使得下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，下拉节点控制模块在所述下拉控制节点的控制下控制所述下拉节点与第三电平输入端连接；

在输出阶段，存储模块控制维持所述上拉节点的电位，下拉节点控制模块控制维持所述下拉控制节点的电位为第一电平，下拉节点控制模块在所述下拉控制节点的控制下控制所述下拉节点与第三电平输入端连接；

在复位阶段，在复位控制端的控制下控制所述上拉节点和第二电平输入端连接，下拉节点控制模块在第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。

9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至7中任一权利要求所述的栅极驱动单元；

除了第一级栅极驱动单元之外，每一级栅极驱动单元的输入端与相邻上一级栅极驱动单元的栅极驱动信号输出端连接；

由第一时钟信号输入端输入的第一时钟信号和由第二时钟信号输入端输入的第二时钟信号反相；

第4n-3级栅极驱动单元的复位时钟信号输入端接入第一复位时钟信号；

第4n-2级栅极驱动单元的复位时钟信号输入端接入第二复位时钟信号；

第4n-1级栅极驱动单元的复位时钟信号输入端接入第三复位时钟信号；

第4n级栅极驱动单元的复位时钟信号接入第四复位时钟信号；

第一复位时钟信号的周期、第二复位时钟信号的周期、第三复位时钟信号的周期和第四复位时钟信号的周期都为T；

第一复位时钟信号的周期为第一时钟信号的周期的两倍；

第一复位时钟信号和第三复位时钟信号反相，第二复位时钟信号和第四复位时钟信号反相，第二复位时钟信号比第一复位时钟信号延迟0.25T，第三复位时钟信号比第二复位时钟信号延迟0.25T，第四复位时钟信号比第三复位时钟信号延迟0.25T。

10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。

说明书

栅极驱动单元、驱动方法、栅极驱动电路和显示装置

技术领域

[0001] 本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置。

背景技术

[0002] GOA(Gate Drive on Array，设置在阵列基板上的栅极驱动电路)是将栅极驱动电路集成在阵列基板上，取代栅极驱动IC(Integrated Circuit，集成电路)的技术。随着平板显示制造业的不断发展，TFT(薄膜晶体管)的开关特性不断提高，将移位寄存器集成在平板显示面板上成为可能，在平板显示的阵列基板制作过程中将像素与驱动像素的栅极驱动以为寄存器同时制作出来，不但提高了显示面板的集成度，省去了栅极驱动IC，还简化了制作工序，降低了成本。随着Panel(面板)内部的电路功能越来越复杂，其电路布线结构也随之复杂化，线间的信号容易发生串扰，一个有效的抗干扰性能强的GOA就显得非常重要。

发明内容

[0003] 本发明的主要目的在于提供一种栅极驱动单元、驱动方法、栅极驱动电路和显示装置，解决现有的栅极驱动单元抗干扰性能弱的问题。

[0004] 为了达到上述目的，本发明提供了一种栅极驱动单元，包括栅极驱动信号输出端，还包括：

[0005] 输入模块，分别与输入端和上拉节点连接，用于在输入阶段在所述输入端的控制下，控制所述上拉节点的电位为第一电平；

[0006] 存储模块，分别与所述上拉节点和所述栅极驱动信号输出端连接；

[0007] 复位模块，分别与复位时钟信号输入端、所述上拉节点和第二电平输入端连接，用于在复位阶段在所述复位时钟信号输入端的控制下控制所述上拉节点和所述第二电平输入端连接；

[0008] 上拉节点控制模块，分别与下拉节点、所述上拉节点和所述第二电平输入端连接；

[0009] 输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第一时钟信号输入端和所述第二电平输入端连接；以及，

[0010] 下拉节点控制模块，分别与第二时钟信号输入端、第一电平输入端、所述上拉节点、所述下拉节点、下拉控制节点和第三电平输入端连接，用于在输入阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，在输出阶段控制维持所述下拉控制节点的电位为第一电平，当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第三电平输入端连接，在复位阶段在所述第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。

[0011] 实施时，所述下拉节点控制模块包括：

[0012] 第一下拉节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述下拉控制节点连接；

[0013] 第二下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉节点连接；以及，

[0014] 第三下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉节点连接，第二极与所述第三电平输入端连接。

[0015] 实施时，所述第三下拉节点控制晶体管的宽长比大于所述第一下拉节点控制晶体管的宽长比；

[0016] 所述第三下拉节点控制晶体管的宽长比与所述第一下拉节点控制晶体管的宽长比之间的比值在预定比值范围内。

[0017] 实施时，所述栅极驱动信号输出端包括：

[0018] 上拉晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，

[0019] 下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接；

[0020] 当所述上拉晶体管和所述下拉晶体管都为n型晶体管时，所述第一电平为高电平，所述第二电平为第一低电平，所述第三电平为第二低电平；所述第二低电平小于所述第一低电平；

[0021] 当所述上拉晶体管和所述下拉晶体管都为p型晶体管时，所述第一电平为低电平，所述第二电平为第一高电平，所述第三电平为第二高电平；所述第二高电平大于所述第一高电平。

[0022] 实施时，所述输入模块还与所述栅极驱动信号输出端和第二电平输入端连接，用于在输入阶段在所述输入端的控制下控制所述栅极驱动信号输出端与所述第二电平输入端连接。

[0023] 实施时，所述输入模块包括：

[0024] 输入晶体管，栅极与所述输入端连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉节点连接；以及，

[0025] 输出起始晶体管，栅极与所述输入端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接。

[0026] 实施时，所述复位模块包括：复位晶体管，栅极与所述复位时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接；

[0027] 所述上拉节点控制模块包括：上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接；

[0028] 所述存储模块包括：存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

[0029] 本发明还提供了一种栅极驱动单元的驱动方法，应用于上述的栅极驱动单元，所述栅极驱动单元的驱动方法包括：

[0030] 在输入阶段，输入模块在输入端的控制下控制上拉节点与第二时钟信号输入端连接，以使得所述上拉节点的电位为第一电平；下拉节点控制模块在所述第二时钟信号输入端的控制下使得下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，下拉节点控制模块在所述下拉控制节点的控制下控制所述下拉节点与第三电平输入端连接；

[0031] 在输出阶段，存储模块控制维持所述上拉节点的电位，下拉节点控制模块控制维持所述下拉控制节点的电位为第一电平，下拉节点控制模块在所述下拉控制节点的控制下控制所述下拉节点与第三电平输入端连接；

[0032] 在复位阶段，在复位控制端的控制下控制所述上拉节点和第二电平输入端连接，下拉节点控制模块在第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。

[0033] 本发明还提供了一种栅极驱动电路，包括多个级联的上述的栅极驱动单元；

[0034] 除了第一级栅极驱动单元之外，每一级栅极驱动单元的输入端与相邻上一级栅极驱动单元的栅极驱动信号输出端连接；

[0035] 由第一时钟信号输入端输入的第一时钟信号和由第二时钟信号输入端输入的第二时钟信号反相；

[0036] 第4n-3级栅极驱动单元的复位时钟信号输入端接入第一复位时钟信号；

[0037] 第4n-2级栅极驱动单元的复位时钟信号输入端接入第二复位时钟信号；

[0038] 第4n-1级栅极驱动单元的复位时钟信号输入端接入第三复位时钟信号；

[0039] 第4n级栅极驱动单元的复位时钟信号接入第四复位时钟信号；

[0040] 第一复位时钟信号的周期、第二复位时钟信号的周期、第三复位时钟信号的周期和第四复位时钟信号的周期都为T；

[0041] 第一复位时钟信号的周期为第一时钟信号的周期的两倍；

[0042] 第一复位时钟信号和第三复位时钟信号反相，第二复位时钟信号和第四复位时钟信号反相，第二复位时钟信号比第一复位时钟信号延迟0.25T，第三复位时钟信号比第二复位时钟信号延迟0.25T，第四复位时钟信号比第三复位时钟信号延迟0.25T。

[0043] 本发明还提供了一种显示装置，包括上述的栅极驱动电路。

[0044] 与现有技术相比，本发明所述的栅极驱动单元、驱动方法、栅极驱动电路和显示装置通过时序配合可以使得上拉节点的电位和下拉节点的电位全程受控，从而输出模块可以在上拉节点和下拉节点的控制下使得栅极驱动信号输出端输出的栅极驱动信号全程受控，从而能够有效避免干扰信号导致某一行或几行栅线错误打开从而造成异常显示的现象，提高栅极驱动单元的抗干扰能力。

附图说明

[0045] 图1是本发明实施例所述的栅极驱动单元的结构图；

[0046] 图2是本发明另一实施例所述的栅极驱动单元的结构图；

[0047] 图3A是本发明所述的栅极驱动单元的第一具体实施例的电路图；

[0048] 图3B是本发明所述的栅极驱动单元的第二具体实施例的电路图；

[0049] 图4A是本发明如图3A所示的栅极驱动单元的第一具体实施例的工作时序图；

[0050] 图4B是本发明如图3A所示的栅极驱动单元的第一具体实施例在输入阶段T1的工作状态示意图；

[0051] 图4C是本发明如图3A所示的栅极驱动单元的第一具体实施例在输出阶段T2的工作状态示意图；

[0052] 图4D是本发明如图3A所示的栅极驱动单元的第一具体实施例在复位阶段T3的工作状态示意图；

[0053] 图5是本发明如图3A所示的栅极驱动单元的第一具体实施例的仿真时序图；

[0054] 图6是本发明实施例所述的栅极驱动电路包括的四级GOA单元的连接关系示意图；

[0055] 图7是如图6所示的栅极驱动电路包括的四级GOA单元的仿真工作时序图。

具体实施方式

[0056] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0057] 如图1所示，本发明实施例所述的栅极驱动单元包括栅极驱动信号输出端OUTPUT，还包括：

[0058] 输入模块11，分别与输入端INPUT和上拉节点PU连接，用于在输入阶段在所述输入端INPUT的控制下，控制所述上拉节点PU的电位为第一电平；

[0059] 存储模块12，分别与所述上拉节点PU和所述栅极驱动信号输出端OUTPUT连接；

[0060] 复位模块13，分别与复位时钟信号输入端CLKA、所述上拉节点PU和第二电平输入端VI2连接，用于在复位阶段在所述复位时钟信号输入端CLKA的控制下控制所述上拉节点PU和所述第二电平输入端VI2连接；

[0061] 上拉节点控制模块14，分别与下拉节点PD、所述上拉节点PU和所述第二电平输入端VI2连接；

[0062] 输出模块15，分别与所述上拉节点PU、所述下拉节点PD、所述栅极驱动信号输出端OUTPUT、第一时钟信号输入端CLK1和所述第二电平输入端VI2连接；以及，[0063] 下拉节点控制模块16，分别与第二时钟信号输入端CLK2、第一电平输入端VI1、所述上拉节点PU、所述下拉节点PD、下拉控制节点(下拉控制节点为下拉节点控制模块16的内部节点，在图1中未示出)和第三电平输入端VI3连接，用于在输入阶段在所述第二时钟信号输入端CLK2的控制下控制所述下拉控制节点与所述上拉节点PU连接，以使得所述下拉控制节点的电位为第一电平，在输出阶段控制维持所述下拉控制节点的电位为第一电平，当所述下拉控制节点的电位为第一电平时控制所述下拉节点PD与所述第三电平输入端VI3连接，在复位阶段在所述第二时钟信号输入端CLK2的控制下控制所述下拉控制节点PDCN与所述上拉节点PU连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点PD与所述第一电平输入端VI1连接。

[0064] 本发明实施例所述的栅极驱动单元采用三个时钟信号(复位时钟信号、第一时钟信号和第二时钟信号)，以及三个直流电压信号(第一电平、第二电平和第三电平)，通过时序配合可以使得上拉节点PU的电位和下拉节点PD的电位全程受控，从而输出模块15可以在上拉节点PU和下拉节点PD的控制下使得栅极驱动信号输出端OUTPUT输出的栅极驱动信号全程受控，从而能够有效避免干扰信号导致某一行或几行栅线错误打开从而造成异常显示的现象，提高栅极驱动单元的抗干扰能力。

[0065] 本发明实施例所述的栅极驱动单元在工作时，复位模块13在复位时钟信号的控制下控制上拉节点PU与第二电平输入端VI2连接，在输出阶段结束后周期性的不断将上拉节点PU的电位拉低，保证上拉节点PU的电位全程受控，并且下拉节点控制模块16在输入阶段和输出阶段控制下拉节点PD的电位为第三电平，在复位阶段控制下拉节点PD的电位为第一电平，保证下拉节点PD的电位全程受控，从而保证栅极驱动信号输出端OUTPUT输出的栅极驱动信号全程受控。

[0066] 在实际操作时，所述输入模块11还可以与第二时钟信号输入端CLK2连接，在输入端INPUT的控制下，在输入阶段控制所述上拉节点PU与所述第二时钟信号输入端CLK2连接，以使得所述上拉节点PU的电位为第一电平。

[0067] 在具体实施时，由输入端INPUT接入的输入信号可以为相邻上一级栅极驱动单元输出的栅极驱动信号。

[0068] 根据一种具体实施方式，所述下拉节点控制模块可以包括：

[0069] 第一下拉节点控制晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述下拉控制节点连接；

[0070] 第二下拉节点控制晶体管，栅极和第一极都与所述第一电平输入端连接，第二极与所述下拉节点连接；以及，

[0071] 第三下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉节点连接，第二极与所述第三电平输入端连接。

[0072] 在实际操作时，当输出模块包括的晶体管为n型晶体管时，第一电平可以为高电平，第二电平可以为第一低电平，第二电平可以为第二低电平。

[0073] 具体的，如图2所示，所述下拉节点控制模块16可以包括：

[0074] 第一下拉节点控制晶体管T161，栅极与所述第二时钟信号输入端CLK2连接，漏极与所述上拉节点PU连接，源极与所述下拉控制节点PDCN连接；

[0075] 第二下拉节点控制晶体管T162，栅极和漏极都与输入高电平VGH的高电平输入端连接，源极与所述下拉节点PD连接；以及，

[0076] 第三下拉节点控制晶体管T163，栅极与所述下拉控制节点PDCN连接，漏极与所述下拉节点PD连接，源极与输入第二低电平VGL2的第二低电平输入端连接。

[0077] 在图2所示的实施例中，T161、T162和T163都为n型晶体管。

[0078] 本发明如图2所示的栅极驱动单元的实施例在工作时，在上拉节点PU的电位被拉低的时间段，也即输出阶段之后的时间段，当CLK2输入高电平时，第一下拉节点控制晶体管T161导通，从而下拉控制节点PDCN的电位为低电平，而当CLK2输入低电平时，由于T161的寄生电容和T163的寄生电容的存在，下拉控制节点PDCN的电位在可接受范围内有所浮动(在CLK2输入低电平时下拉控制节点PDCN的电位会比CLK2输入高电平时稍微下降一些)，从而可以减小第三下拉节点控制晶体管T163的偏压(T163的偏压指的是T163的栅极电压)对其阈值电压Vth的影响，第三下拉节点控制晶体管T163的阈值电压Vth的飘动会有所降低，使得第三下拉节点控制晶体管T163具有高效的抗干扰能力。

[0079] 具体的，所述第三下拉节点控制晶体管的宽长比大于所述第一下拉节点控制晶体管的宽长比；

[0080] 所述第三下拉节点控制晶体管的宽长比与所述第一下拉节点控制晶体管的宽长比之间的比值在预定比值范围内。

[0081] 在实际操作时，第三下拉节点控制晶体管T163的宽长比大于第一下拉节点控制晶体管T161的宽长比，利用第三下拉节点控制晶体管T163的寄生电容和第一下拉节点控制晶体管T161的寄生电容串联，以使得在输出阶段下拉控制节点PDCN的电位被维持为高电平，以使得第三下拉节点控制晶体管T163打开，以将下拉节点PD的电位拉低；

[0082] 例如，所述第三下拉节点控制晶体管T163的宽长比与所述第一下拉节点控制晶体管T161的宽长比的比例可以为3，所述预定比值范围例如可以为大于等于3而小于等于5。

[0083] 具体的，所述栅极驱动信号输出端可以包括：

[0084] 上拉晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，

[0085] 下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接；

[0086] 当所述上拉晶体管和所述下拉晶体管都为n型晶体管时，所述第一电平为高电平，所述第二电平为第一低电平，所述第三电平为第二低电平；所述第二低电平小于所述第一低电平，通过将第二低电平设置为小于第一低电平这样可以保证在输入阶段和输出阶段所述下拉晶体管关闭完全，在输出阶段不会由于下拉晶体管负飘导致栅极驱动信号的电位被拉低；

[0087] 当所述上拉晶体管和所述下拉晶体管都为p型晶体管时，所述第一电平为低电平，所述第二电平为第一高电平，所述第三电平为第二高电平；所述第二高电平大于所述第一高电平。

[0088] 具体的，所述输入模块还与所述栅极驱动信号输出端和第二电平输入端连接，用于在输入阶段在所述输入端的控制下控制所述栅极驱动信号输出端与所述第二电平输入端连接。

[0089] 根据一种具体实施方式，所述输入模块可以包括：

[0090] 输入晶体管，栅极与所述输入端连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉节点连接；以及，

[0091] 输出起始晶体管，栅极与所述输入端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二电平输入端连接。

[0092] 具体的，所述复位模块可以包括：复位晶体管，栅极与所述复位时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接；

[0093] 所述上拉节点控制模块可以包括：上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输入端连接；

[0094] 所述存储模块可以包括：存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

[0095] 下面通过具体实施例来说明本发明所述的栅极驱动单元。

[0096] 如图3A所示，本发明所述的栅极驱动单元的第一具体实施例包括输入模块、存储模块、复位模块、上拉节点控制模块、输出模块以及下拉节点控制模块，其中，[0097] 所述输入模块包括：

[0098] 输入晶体管TI1，栅极与所述输入端INPUT连接，漏极与第二时钟信号输入端CLK2连接，第二极与所述上拉节点PU连接；以及，

[0099] 输出起始晶体管TI2，栅极与所述输入端INPUT连接，漏极与栅极驱动信号输出端OUTPUT连接，源极与输入第一低电平VGL1的第一低电平输入端连接；

[0100] 所述存储模块包括：存储电容Cs，第一端与上拉节点PU连接，第二端与所述栅极驱动信号输出端OUTPUT连接；

[0101] 所述复位模块包括：复位晶体管TR，栅极与复位时钟信号输入端CLKA连接，漏极与所述上拉节点PU连接，源极与输入第一低电平VGL1的第一低电平输入端连接；

[0102] 所述上拉节点控制模块包括：上拉节点控制晶体管TUC，栅极与下拉节点PD连接，漏极与所述上拉节点PU连接，源极与所述输入第一低电平VGL1的第一低电平输入端连接；

[0103] 所述输出模块包括：

[0104] 上拉晶体管TOU，栅极与所述上拉节点PU连接，漏极与第一时钟信号输入端CLK1连接，源极与所述栅极驱动信号输出端OUTPUT连接；以及，

[0105] 下拉晶体管TOD，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端OUTPUT连接，源极与输入第一低电平VGL1的第一低电平输入端连接；

[0106] 所述下拉节点控制模块包括：

[0107] 第一下拉节点控制晶体管T161，栅极与第二时钟信号输入端CLK2连接，漏极与所述上拉节点PU连接，源极与下拉控制节点PDCN连接；

[0108] 第二下拉节点控制晶体管T162，栅极和漏极都与输入高电平VGH的高电平输入端连接，源极与所述下拉节点PD连接；以及，

[0109] 第三下拉节点控制晶体管T163，栅极与所述下拉控制节点PDCN连接，漏极与下拉节点PD连接，源极与输入第二低电平VGL2的第二低电平输入端连接；

[0110] 第二低电平VGL2小于第一低电平VGL1，第一时钟信号和第二时钟信号反相。

[0111] 在如图3A所示的第一具体实施例中，所有的晶体管都为n型晶体管，但是在实际操作时，所述栅极驱动单元包括的晶体管也可以为p型晶体管，只需相应改变控制信号的波形即可，在此对晶体管的类型不作限定。

[0112] 图3B示出了本发明所述的栅极驱动单元的第二具体实施例，在图3B所示的第二具体实施例中，所有的晶体管都为p型晶体管，所述第一电平为低电平VGL，所述第二电平为第一高电平VGH1，所述第三电平为第二高电平VGH2；所述第二高电平VGH2大于所述第一高电平VGH1。

[0113] 如图4A所示，本发明如图3A所示的栅极驱动单元的第一具体实施例在工作时，在每一显示周期(即每一帧显示时间)内，

[0114] 在输入阶段T1，INPUT输入高电平，Reset输入低电平，CLK1输入低电平，CLKA输入低电平，如图4B所示，TI1和TI2打开，OUTPUT输出第一低电平VGL1，此时CLK2输入高电平，CLK2通过打开的TI1为存储电容Cs充电，以使得PU的电位为高电平，CLK2将T161打开，使得PDCN与PU连接，PDCN的电位变为高电平，从而将T163打开，PD的电位被拉低为VGL2，由于VGL2小于VGL1，因此TUC的栅源电压小于0，TOD的栅源电压也小于0，从而可以保证TUC和TOD完全关闭；

[0115] 在输出阶段T2，INPUT输入低电平，Reset输入低电平，CLK1输入高电平，CLK2输入低电平，CLKA输入低电平，如图4C所示，TI1、TI2和T161关闭，在这里将T163的宽长比设置为较T161的宽长比大的多(设置在3倍左右)，利用T161的寄生电容和T163的寄生电容串联，PDCN的电压变化量ΔVpdcn(在实际操作时ΔVpdcn＝ΔVclk2×Cgs_T161/(Cgs_T161+Cgs_T163)，Cgs_T161为T161的寄生电容，Cgs_T163为T163的寄生电容，ΔVclk2为CLK2的电压变化量)会较小，以便于将PDCN的电位维持为高电平，维持T163打开，PU的电位被Cs自举拉升，将TOU打开，CLK1输入高电平，存储电容Cs两端耦合，OUTPUT输出高电平；

[0116] 在复位阶段T3，INPUT输入低电平，Reset输入高电平，CLK1输入低电平，CLK2输入高电平，CLKA输入高电平，如图4D所示，TR和T161打开，将PU的电位和PDCN的电位拉低，T163关闭，T162打开以使得PD的电位被拉高为高电平VGH，从而将TUC和TOD打开，将PU的电位拉低，并使得OUTPUT输出低电平；

[0117] 在输出截止保持阶段T4(也即T3结束至下一帧显示时间开始之前)，INPUT和Reset输入低电平，上拉节点PU的电位维持为低电平，T162持续控制PD的电位为高电平，则将TUC和TOD打开，将PU的电位拉低，并使得OUTPUT输出低电平。

[0118] 在图4B、图4C、图4D中，叉号标示的晶体管关闭，箭头标示的晶体管导通。

[0119] 这里设置VGL2小于VGL1，是为了消除TFT(薄膜晶体管)的阈值电压产生负飘对电路功能产生影响，在输入阶段T1和输出阶段T2，使得TUC和TOD完全关闭，不会发生由于TUC关闭不完全从而导致的将PU的电位拉低从而导致栅极驱动信号输出不正常的现象。

[0120] 本发明如图3A所示的栅极驱动单元的具体实施例中，INPUT输入的可以是相邻上一级栅极驱动单元输出的栅极驱动信号。

[0121] 本发明如图3A所示的栅极驱动单元的具体实施例采用9个n型晶体管，三个时钟信号输入端和三个直流电压信号输入端，通过时序配合可以使得PU的电位和栅极驱动信号输出全程受控，且对VGL1和VGL2的设置可以防止在对PU点充电及耦合阶段TUC及TOD由于TFT负飘导致输出电平被拉低，加入CLK2和T161控制T163的栅极，可以在此行输出过程后，PU的电被拉低的时间段内在保证T163关闭的前提下，使得PDCN的电位在适合的范围内有所浮动，从而减少T163的偏压对其阈值电压Vth的影响，最终可以使其具有高效的抗干扰能力。

[0122] 图5是本发明如图3A所示的栅极驱动单元的仿真时序图，其中，可以看出在复位阶段T3和输出截止保持阶段T4，PDCN的电位在适合的范围内有所浮动。

[0123] 本发明实施例所述的栅极驱动单元的驱动方法，应用于上述的栅极驱动单元，本发明实施例所述的栅极驱动单元的驱动方法包括：

[0124] 在输入阶段，输入模块在输入端的控制下控制上拉节点与第二时钟信号输入端连接，以使得所述上拉节点的电位为第一电平；下拉节点控制模块在所述第二时钟信号输入端的控制下使得下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第一电平，下拉节点控制模块在所述下拉控制节点的控制下控制所述下拉节点与第三电平输入端连接；

[0125] 在输出阶段，存储模块控制维持所述上拉节点的电位，下拉节点控制模块控制维持所述下拉控制节点的电位为第一电平，下拉节点控制模块在所述下拉控制节点的控制下控制所述下拉节点与第三电平输入端连接；

[0126] 在复位阶段，在复位控制端的控制下控制所述上拉节点和第二电平输入端连接，下拉节点控制模块在第二时钟信号输入端的控制下控制所述下拉控制节点与所述上拉节点连接，以使得所述下拉控制节点的电位为第二电平，从而控制所述下拉节点与所述第一电平输入端连接。

[0127] 本发明实施例所述的栅极驱动电路包括多个级联的上述的栅极驱动单元；

[0128] 除了第一级栅极驱动单元之外，每一级栅极驱动单元的输入端与相邻上一级栅极驱动单元的栅极驱动信号输出端连接；

[0129] 由第一时钟信号输入端输入的第一时钟信号和由第二时钟信号输入端输入的第二时钟信号反相；

[0130] 第4n-3级栅极驱动单元的复位时钟信号输入端接入第一复位时钟信号；

[0131] 第4n-2级栅极驱动单元的复位时钟信号输入端接入第二复位时钟信号；

[0132] 第4n-1级栅极驱动单元的复位时钟信号输入端接入第三复位时钟信号；

[0133] 第4n级栅极驱动单元的复位时钟信号接入第四复位时钟信号；

[0134] 第一复位时钟信号的周期、第二复位时钟信号的周期、第三复位时钟信号的周期和第四复位时钟信号的周期都为T；

[0135] 第一复位时钟信号的周期为第一时钟信号的周期的两倍；

[0136] 第一复位时钟信号和第三复位时钟信号反相，第二复位时钟信号和第四复位时钟信号反相，第二复位时钟信号比第一复位时钟信号延迟0.25T，第三复位时钟信号比第二复位时钟信号延迟0.25T，第四复位时钟信号比第三复位时钟信号延迟0.25T。

[0137] 在实际操作时，本发明实施例所述的栅极驱动电路可以为GOA(Gate OnArray，设置在阵列基板上的栅极驱动电路)电路，本发明实施例所述的栅极驱动单元可以为GOA单元。

[0138] 图6示出了本发明实施例所述的栅极驱动电路包括的四个级联的GOA单元：第N级GOA单元GOAN+1、第N+2GOA单元GOAN+2、第N+3GOA单元GOAN+3和第四GOA单元GOAN+4；

[0139] 在图6中，CLK1为第一时钟信号输入端，CLK2为第二时钟信号输入端，VGL1为第一低电平，VGL2为第二低电平，VGH为高电平，OUT(N)为第N级GOA单元GOAN的栅极驱动信号输出端，OUT(N+1)为第N+1级GOA单元GOAN的栅极驱动信号输出端，OUT(N+2)为第N+2级GOA单元GOAN的栅极驱动信号输出端，OUT(N+3)为第N+3级GOA单元GOAN的栅极驱动信号输出端；

[0140] GOAN的复位时钟信号输入端接入第一复位时钟信号CLKa；

[0141] GOA N+1的复位时钟信号输入端接入第二复位时钟信号CLKb；

[0142] GOAN+2的复位时钟信号输入端接入第三复位时钟信号CLKc；

[0143] GOA N+3的复位时钟信号输入端接入第四复位时钟信号CLKd。

[0144] 第N级GOA单元GOAN的输入端与第N-1级GOA单元的栅极驱动信号输出端OUT(N-1)连接，N为大于1的整数。

[0145] 图7是如图6所示的四级GOA模块的仿真时序图。

[0146] 如图7所示，CLK1输入的第一时钟信号和CLK2输入的第二时钟信号反相，CLKa的周期、CLKb的周期、CLKc的周期和CLKd的周期都为T，T为第一时钟信号的周期的两倍；

[0147] CLKb比CLKa延迟T/4，CLKc比CLKb延迟T/4，CLKd比CLKc延迟T/4；

[0148] CLKa和CLKc反相，CLKb和CLKd反相。

[0149] 在图7中还示出了第N级GOA单元GOAN包括的上拉节点PU_N的电位的波形图，第N+1级GOA单元GOAN+1包括的上拉节点PU_N+1的电位的波形图，第N+2级GOA单元GOAN+2包括的上拉节点PU_N+2的电位的波形图，第N+3级GOA单元GOAN+3包括的上拉节点PU_N+3的电位的波形图。

[0150] 本发明实施例所述的显示装置包括上述的栅极驱动电路。

[0151] 以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。