高集成半导体存储器件及其制造方法

摘要

本发明公开了一种半导体存储器件及其制造方法，半导体存储器件包括：半导体衬底；有源区，所述有源区包括多个单位有源区，且被设置在半导体衬底之上以及与半导体衬底间隔开；字线对，所述字线对被形成在单位有源区的顶表面和侧面上；虚设字线，所述虚设字线被设置在单位有源区的接触处，并被形成在单位有源区的顶表面和侧面上；源极区域，所述源极区域被形成在字线对之间的单位有源区中，并与半导体衬底电连接；漏极区域，所述漏极区域被形成在字线对与虚设字线之间的单位有源区中；以及第一储存层，所述第一储存被形成在漏极区域上并与漏极区域电连接。

权利要求

1.一种制造半导体存储器件的方法，包括以下步骤：在半导体衬底上以第一恒定间距形成包括桩的线图案形的有源区；

以第二恒定间距形成多个字线以与所述有源区交叉；

对在所述字线中的每个的两侧处的所述有源区执行杂质的离子注入，以在与所述桩相对应的注入的有源区中形成源极区域，并在其余的注入的有源区中形成漏极区域；

在暴露在所述字线之间的所述源极区域和所述漏极区域上形成下电极；

在所述字线的侧壁和所述下电极上形成间隔件绝缘层；

刻蚀所述间隔件绝缘层，以选择性地暴露出在所述漏极区域上的所述下电极；以及在所述暴露出的下电极和所述间隔件绝缘层上形成储存层。

2.如权利要求1所述的方法，其中，形成所述有源区的步骤包括以下步骤：在所述半导体衬底上形成牺牲层；

在所述牺牲层上形成具有与所述牺牲层不同的刻蚀选择性的第一半导体层；

刻蚀所述第一半导体层和所述牺牲层，以暴露出与所述源极区域相对应的所述半导体衬底；

在所述第一半导体层和所述半导体衬底上形成具有与所述牺牲层不同的刻蚀选择性的第二半导体层；以及去除所述牺牲层。

3.如权利要求2所述的方法，还包括以下步骤：在去除了所述牺牲层的空间中填充绝缘材料。

4.一种制造半导体存储器件的方法，包括以下步骤：在半导体衬底上形成牺牲层和线图案形的有源区；

以恒定间距形成多个字线以与所述有源区交叉；

选择性地去除所述牺牲层；

在所述字线之间的空间中以及在去除了所述牺牲层的空间中形成绝缘层；

在所述字线之间的所述有源区上选择性地刻蚀所述绝缘层，以暴露出所述有源区；

刻蚀暴露出的有源区和在所述暴露出的有源区之下的所述绝缘层，以形成暴露出所述半导体衬底的源接触孔；

在所述源接触孔中形成源极桩，以与所述有源区连接；

在所述源极桩中和所述字线中的每个的两侧处的有源区中离子注入杂质，以在源极桩中形成源极区域并在有源区中形成漏极区域；

在所述源极区域和所述漏极区域上形成下电极；

在所述下电极上形成间隔件绝缘层；

刻蚀所述间隔件绝缘层以选择性地暴露出在所述漏极区域上的所述下电极；以及在所述间隔件绝缘层和所述暴露出的下电极上形成储存层。

说明书

高集成半导体存储器件及其制造方法

[0001] 本专利申请是申请日为2012年10月17日、申请号为201210395361.1、发明名称为“高集成半导体存储器件及其制造方法”的分案申请。

[0002] 相关申请的交叉引用

[0003] 本申请要求2012年3月14日向韩国专利局提交的申请号为10-2012-0026091的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

[0004] 本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种相变随机存取存储(PCRAM)器件及其制造方法。

背景技术

[0005] PCRAM器件是非易失性存储器件中的一种，包括电阻根据温度而改变的相变材料。相变材料通常包括含有锗(Ge)、锑(Sb)以及碲(Te)的硫族化物材料。相变材料根据温度改变成非晶状态或结晶状态，以定义RESET(或逻辑“1”)或SET(或逻辑“0”)。

[0006] 如同动态随机存取存储(DRAM)器件，PCRAM器件可以包括由字线和位线限定的多个存储器单元，并且多个存储器单元每个都可以包括由相变材料形成的可变电阻器以及被配置成选择性地驱动可变电阻器的开关元件。

[0007] 在PCRAM中，可以将字线以结区类型设置在半导体衬底中，且可以将位线设置为导线类型。二极管或MOS晶体管可以用作开关元件。

[0008] 正在研究PCRAM以在减小其芯片尺寸的同时增加其集成度。然而，由于分辨率的限制，在最小化特征尺寸方面存在限制。

[0009] 为此，已经提出了一种制造3维(3D)PCRAM的方法，在所述3维(3D)PCRAM中，将二极管形成为垂直柱体形状，或者利用栅极的垂直柱体来形成开关晶体管。

[0010] 然而，实际上，很难在3D PCRAM中形成垂直柱体。

[0011] 尤其，为了改善垂直柱体的二极管开关元件的关断电流特性，要增加垂直柱体的高度。因而，增加垂直柱体的高宽比导致工艺难度和二极管倾斜。

[0012] 即使在垂直柱体的晶体管开关元件中，也要增加垂直柱体的高度以保证有效的沟道长度。由于在二极管开关元件中，垂直柱体的高宽比增加，因而会增加工艺难度并引起倾斜现象。

发明内容

[0013] 根据示例性实施例的一个方面，提出了一种半导体存储器件。所述半导体存储器件可以包括：半导体衬底；有源区，所述有源区包括多个单位有源区，且设置在半导体衬底之上并与半导体衬底间隔开；字线对，所述字线对被形成在单位有源区的顶表面和侧面上；虚设字线，所述虚设字线被设置在单位有源区的接触处，并被形成在单位有源区的顶表面和侧面上；源极区域，所述源极区域被形成在字线对之间的单位有源区中，并与半导体衬底电连接；漏极区域，所述漏极区域形成在所述字线对与所述虚设字线之间的单位有源区中；
以及第一储存层，所述第一储存层形成在漏极区域上，并与漏极区域电连接。

[0014] 根据示例性实施例的另一个方面，提出了一种半导体存储器件。所述半导体存储器件可以包括：半导体衬底；多个有源区，所述多个有源区以线形图案结构形成在半导体衬底上；多个字线，所述多个字线与所述多个有源区交叉并包围所述多个有源区；源极区域和漏极区域，所述源极区域和所述漏极区域形成在所述多个字线之间的所述多个有源区中；以及储存层，所述储存层形成源极区域和漏极区域上。源极区域中的每个可以被形成在从有源区延伸到半导体衬底的桩结构中。

[0015] 根据示例性实施例的另一个方面，提出了一种制造半导体存储器件的方法。所述方法可以包括以下步骤：在半导体衬底上以第一恒定间距形成包括桩的线图案形的有源区；以第二恒定的间隔形成多个字线以与有源区交叉；对在字线中的每个的两侧处的有源区执行杂质的离子注入，以在与所述桩相对应的注入的有源区中形成源极区域，并在其余的注入的有源区中形成漏极区域；在暴露在字线之间的源极区域和漏极区域上形成下电极；在下电极上和字线的侧壁上形成间隔件绝缘层；刻蚀间隔件绝缘层以在漏极区域上选择性地暴露出下电极；以及在间隔件绝缘层和暴露出的下电极上形成储存层。

[0016] 根据示例性实施例的另一个方面，提出了一种制造半导体存储器件的方法。所述方法包括以下步骤：在半导体衬底上形成牺牲层和线图案形的有源区；以恒定的间距形成多个字线以与有源区交叉；选择性地去除牺牲层；在字线之间的空间和去除了牺牲层的空间中形成绝缘层；在字线之间的有源区上选择性地刻蚀绝缘层，以暴露出有源区；刻蚀暴露出的有源区和在暴露出的有源区之下的绝缘层，以形成暴露出半导体衬底的源极接触孔；在源极接触孔中形成源极桩以与有源区连接；在源极桩中和字线中的每个的两侧处的有源区中离子注入杂质，以在源极桩中形成源极区域，并在有源区中形成漏极区域；在源极区域和漏极区域上形成下电极；在下电极上形成间隔件绝缘层；刻蚀间隔件绝缘层以选择性地暴露出在漏极区域上的下电极；以及在间隔件绝缘层和暴露出的下电极上形成储存层。

[0017] 在以下标题为“具体实施方式”的部分描述这些和其它的特点、方面以及实施例。

附图说明

[0018] 从如下结合附图的详细描述中将更清楚地理解本发明的主题的以上和其它方面、特征和优点：

[0019] 图1是根据本发明的一个示例性实施例的高集成半导体存储器件的示意性平面图；

[0020] 图2是沿着图1的线II-II’截取的高集成半导体存储器件的截面图；

[0021] 图3A至图3H是说明根据本发明的一个示例性实施例的高集成半导体器件的平面图；

[0022] 图4A至图4H是说明分别沿着图3A至图3H的线IV-IV’截取的高集成半导体存储器件的截面图；

[0023] 图5是说明根据本发明的另一个示例性实施例的高集成半导体存储器件的截面图；

[0024] 图6是根据本发明的一个示例性实施例的高集成半导体存储器件的立体图；

[0025] 图7说明从X方向看的图6的高集成半导体存储器件；

[0026] 图8是沿着图6的线D-D’截取的高集成半导体存储器件的截面图；

[0027] 图9A至图9E是说明根据本发明的一个示例性实施例的高集成半导体存储器件的立体图；以及

[0028] 图10A至图10E是分别沿着图9A至图9E的线X-X’截取的高集成半导体存储器件的截面图。

具体实施方式

[0029] 在下文中，将参照附图更详细地描述示例性实施例。

[0030] 本文参照示例性实施例(和中间结构)的示意性说明描述了示例性实施例。如此，实施的示例性实施例的实际尺寸和比例可以不同于说明的尺寸和比例。另外，示例性实施例不应解释为限于本文说明的区域的具体形状，而应解释为包括产生于实际实施的形状差异。在附图中，为了清楚起见，可以夸大层和区域的长度和尺寸。相同的附图标记在附图中表示相似的元件。也可以理解的是：当提及一层在另一层或衬底“上”时，其可以是直接在所述另一层或衬底上，或者还可以存在中间层。

[0031] 图1是根据本发明的一个示例性实施例的半导体存储器件的平面图，且图2是沿着图1的线II-II’截取的半导体存储器件的截面图。

[0032] 参见图1，布置了具有线形的多个有源区ACTIVE。多个有源区ACTIVE每个都可以包括多个单位有源区unit_ACTIVE。一对字线WL布置在每个单位有源区unit_ACTIVE上，并以恒定的间距分开而延伸。虚设字线D_WL布置在字线对WL之间。

[0033] 源极区域S形成在布置于单位有源区unit_ACTIVE上的字线对之间的单位有源区unit_ACTIVE中。漏极区域D形成在字线对WL两侧的单位有源区unit_ACTIVE中。尽管单位有源区unit_ACTIVE大体上通过虚设字线D_WL来区分，但是单位有源区unit_ACTIVE彼此耦接以限定线图案形状的有源区ACTIVE。

[0034] 如图2所示，源极区S被形成为与半导体衬底10耦接，同时漏极区D被形成为通过绝缘层20与半导体衬底10绝缘。

[0035] 在源极区域S和漏极区域D上分别设置有下电极BE，且在下电极BE上形成有储存层ST。储存层ST可以被形成为掩埋在字线WL和虚设字线D_WL之间的空间中。在漏极区域D之上的储存层ST与下方的下电极BE电连接，而在源极区域S之上的储存层ST通过间隔件绝缘层SP与下方的下电极BE绝缘。另外，在储存层ST中由符号STT表示的部分是储存数据的部分，例如，是当半导体存储器件是PCRAM器件时发生相变的部分。在储存层ST上形成有例如以与有源区ACTIVE重叠的形状与字线WL交叉的位线BL。

[0036] 此时，出于描述目的，在图1中省略了位线。

[0037] 在本示例性实施例中，将有源区形成为具有沿水平方向延伸的线形沟道层，因而以稳定的结构制造存储器件。另外，将字线形成为包围线形的半导体层的三个侧面，使得获得包围栅效应，且因而改善晶体管性能。在字线两侧的空间中执行数据储存，使得防止器件高度的增加。

[0038] 将参照图3A至3H和图4A至4H来详细地描述具有上述结构的半导体存储器件。

[0039] 参见图3A和4A，在半导体衬底100上顺序地形成牺牲层105和第一半导体层110。牺牲层105和第一半导体层110可以包括具有彼此不同的刻蚀选择性的半导体材料。例如，牺牲层105可以包括硅锗(SiGe)层，并且半导体层110可以包括硅(Si)层。可以经由外延方法来形成牺牲层105和第一半导体层110，使得牺牲层105和半导体层110具有良好的结晶状态。为了限定开关晶体管区域，在第一半导体层110上形成第一光致抗蚀剂图案115。以第一光致抗蚀剂图案115的形状将第一半导体层110和牺牲层105图案化。通过图案化工艺，暴露出半导体衬底100的限定的部分，并且随后半导体衬底100的暴露出的部分可以是晶体管的源极区域。

[0040] 参见图3B和4B，经由一般工艺去除第一光致抗蚀剂图案115，且在第一半导体层110上形成第二半导体层120。可以通过排出/生长第一半导体层110来形成第二半导体层
120。可替选地，第二半导体层120可以被形成为掩埋在第一半导体层110之间的空间中。还可以执行化学机械抛光(CMP)工艺以使半导体衬底120的表面平坦化。在第二半导体层120上沉积硬掩模层125，且将硬掩模层125图案化以限定有源区ACTIVE。接着，将第二半导体层
120、第一半导体层110以及牺牲层105图案化成硬掩模层125的形状。利用选择性刻蚀工艺去除暴露出的牺牲层105以限定有源区ACTIVE。在去除牺牲层105的部分中形成下空间s1，且源极桩(post)P表示随后用作源极区域的第二半导体层120的部分。因此，在图2的源极桩P的两侧的第一半导体110之下设置了下空间s1。

[0041] 参见图3C和图4C，在半导体衬底100的所得结构上形成第一层间绝缘层130。第一层间绝缘层130可以包括具有良好的间隙填充特性的绝缘层以完全地填充在下空间s1中。可以将第一层间绝缘层130部分地填充在有源区ACTIVE之间的空间以及下空间s1中。接着，将第一层间绝缘层130凹陷指定的厚度，使得第一层间绝缘层130保留在有源区ACTIVE之间的空间中的半导体衬底100的表面上。

[0042] 参见图3D和图4D，去除其余的硬掩模层125。将通过去除硬掩模层125暴露出的表面氧化成薄膜以形成栅氧化物层135。随后，在栅绝缘层135上顺序沉积栅导电层140、栅势垒金属层145以及硬掩模层150。将层叠的栅导电层140、栅势垒金属层145以及硬掩模层150图案化成与有源区ACTIVE交叉的线形，使得形成多个字线WL。例如，栅导电层140可以包括被掺杂杂质的多晶硅层。栅势垒金属层145可以包括过渡金属，例如钨金属层，且硬掩模层150可以包括氮化硅层。

[0043] 在沿着图3D的线C-C’截取的截面图中，如图5所示，可以将字线WL形成为包围有源区ACTIVE。因此，字线WL包围有源区ACTIVE的三个侧面，使得增加有效的沟道长度以增强晶体管的沟道特性。

[0044] 参见图3E和图4E，在形成有字线WL的半导体衬底100的所得表面上形成用于第一间隔件的氮化物层155。接着，将n型杂质离子注入到字线WL两侧的第二半导体层120和第一半导体层110中，以形成源极区域160a和漏极区域160b。在包括第二半导体层120的源极桩P中形成源极区域160a，且在下空间s1之上的第一半导体层110和第二半导体层120中形成漏极区域160b。另外，可以经由源极区域160a和漏极区域160b，在半导体衬底100的表面区域中形成杂质区。在半导体衬底100的所得结构上形成第二层间绝缘层163。因此，漏极区域160b布置在一个源极区域160a的两侧，且在本示例性实施例中，由一个源极区域160a及其两侧的漏极区域160b构成的区域可以被定义为单位有源区unit_ACTIVE。

[0045] 可以将字线WL设置在源极区域160a与漏极区域160b之间，且可以将字线D_WL设置在漏极区域160b之间。此时，设置在漏极区域160b之间的字线D_WL可以是不起实际栅极作用的虚设栅D_WL。可以向虚设字线D_WL供应指定电压，使得虚设字线D_WL不起字线WL的作用。尽管未示出，可以在与虚设字线D_WL重叠的半导体衬底100的区域中形成杂质区。

[0046] 可以将虚设字线D_WL形成为具有以统一间距布置的字线区的布置结构，并用来划分单位有源区unit_ACTIVE。将第二层间绝缘层163形成为掩埋在字线WL之间的空间内。

[0047] 参见图3F和4F，在有源区ACTIVE之间的空间上形成第二光致抗蚀剂图案165，以暴露出第二层间绝缘层163的与有源区ACTIVE相对应的部分。去除由第二光致抗蚀剂图案165暴露出的第二层间绝缘层163的部分。各向异性地刻蚀用于第一间隔件的氮化物层155，以在字线WL的侧壁上形成第一间隔件155a。因此，暴露出源极区域160a和漏极区域160b。

[0048] 参见图3G和图4G，在暴露出的源极区域160a和漏极区域160b上形成下电极170。可以在半导体衬底100的所得结构上沉积导电层，然后将导电层凹陷，使得下电极170可以保留在字线WL之间的空间的底部。在字线WL和下电极170上形成用于第二间隔件的第二氮化物层175。此时，出于描述目的，从图3G中省略了用于第二间隔件的氮化物层175。在源极区域160a之上的用于第二间隔件的氮化物层175的部分上形成第三光致抗蚀剂图案180，以暴露出在漏极区域160b之上的用于第二间隔件的氮化物层175的部分。各向异性地刻蚀由第三光致抗蚀剂图案180暴露出的用于第二间隔件的氮化物层175的部分，以形成将漏极区域160b上的下电极暴露出的第二间隔件175a。在源极区域160a上的下电极170被第二间隔件
175遮蔽。

[0049] 参见图3H和图4H，通过一般工艺来去除第三光致抗蚀剂图案180。沉积相变材料层185，然后将相变材料层185平坦化，以掩埋在字线WL之间的空间内。此时，相变材料层185与漏极区域160b上的下电极170接触，并与源极区域160a上的下电极170绝缘。在相变材料层
185上沉积用于位线的上电极层190和导电层195，并将上电极层190和导电层195刻蚀成保留在有源区ACTIVE中，由此形成位线BL。

[0050] 图6是根据本示例性实施例形成的半导体存储器件的立体图，图7说明从图6的x方向看的半导体存储器件，且图8是沿着图6的线D-D’截取的半导体存储器件的截面图。这里，图8说明如下情况：仅第一半导体层110形成包括漏极区域160b的线形半导体层，且字线WL设置在第一半导体层110和第二半导体层120上，以示出半导体层以及源极区域160a和漏极区域160b的结构。

[0051] 参见图6至图8，半导体衬底100经由源极区域160a与线形半导体层110连接。其中形成有沟道110b的字线WL包围源极区域160a两侧的半导体层110和120。漏极区域160b形成在字线WL相对于源极区域160a的外侧处的半导体层110和120中。要形成沟道110b和漏极区域160b的半导体层110和120维持在浮置状态。虚设字线D_WL被设置在漏极区域160b之间，且储存层185被形成在字线WL和要与漏极区域160b电连接的虚设字线D_WL之间的空间中。储存层响应于字线WL的使能而被选择性地驱动。

[0052] 在本示例性实施例中同时形成源极区域160a和漏极区域160b。然而，在另一个实施例中，分开形成源极区域160a和漏极区域160b。

[0053] 即，参见图9A和图10A，顺序层叠牺牲层205、第一半导体层210以及硬掩模层215。可以经由外延工艺来生长牺牲层205和第一半导体层210。将硬掩模层215、第一半导体层
210以及牺牲层205图案化成线形以形成有源区ACTIVE。

[0054] 参见图9B和图10B，在有源区ACTIVE的表面上形成栅绝缘层(未示出)，然后将字线WL形成为与有源区ACTIVE交叉。字线WL可以由用于栅极的导电层220、栅势垒金属层225以及硬掩模层230来配置，并被形成为包围有源区ACTIVE的三个侧面。

[0055] 参见图9C和图10C，将覆盖层235形成为包围形成有字线的半导体衬底200的所得表面。可以去除覆盖层235的部分以暴露出有源区ACTIVE的边沿部分。

[0056] 参见图9D和图10D，经由暴露出的有源区ACTIVE去除牺牲层205，然后在去除牺牲层的空间内，即在半导体衬底200和第一半导体层210的表面上形成栅间隔件层240。栅间隔件层240可以包括氮化硅层。可以将层间绝缘层245形成为掩埋在被去除了牺牲层205的空间内和字线之间的空间内。第一层间绝缘层245可以包括诸如旋涂电介质层(SOD)的绝缘层。

[0057] 参见图9E和图10E，在半导体衬底的所得结构上形成光致抗蚀剂图案(未示出)，以暴露出源极形成区。此时，源极形成区可以与字线WL之间的空间中的一个相对应。另外，由光致抗蚀剂图案暴露出的区域的宽度可以比源极形成区域的宽度大。刻蚀在字线WL之间的第一层间绝缘层245、第一半导体层210以及在第一半导体层210之下的第一层间绝缘层245，以形成暴露出与源极形成区相对应的半导体衬底200的接触孔(未示出)。将第二半导体层沉积在半导体衬底200的所得结构上以填充在接触孔内。将第二半导体层凹陷到第一半导体层210的水平，以形成包括第二半导体层的源极区域250。接着，将第二层间绝缘层
255掩埋在接触孔内源极区域250上。因此，可以通过自对准技术来形成源极区域250。

[0058] 随后，与在上述示例性实施例中执行的工艺相同，可以执行形成下电极的工艺、形成储存层的工艺、以及形成位线的工艺。

[0059] 如上所述，根据示例性实施例，具有水平沟道结构的晶体管用作开关元件，使得将半导体存储器件制造成稳定的结构。另外，在一个单位有源区中提供共享源极区域的两个晶体管，且在每个漏极中提供相变储存单元，使得改善具有水平沟道结构的半导体存储器件的面积效率。

[0060] 上述示例性实施例仅是示例性的，本发明应当包括与如以上描述的以及在附图和权利要求中的示例性特征一致的全部实施例。