一种基区电压可调的垂直NPN双极型晶体管及其制造方法

摘要

一种基区电压可调的垂直NPN双极型晶体管及其制造方法。该垂直NPN双极型晶体管包括：P型衬底、形成在P型衬底中的N型埋层、形成在所述N型埋层中的P型阱、形成所述P型衬底表面且处于所述N型埋层中的与所述P型阱经由浅沟槽隔离隔开的N型掺杂区、形成在所述P型阱中的所述分栅晶体管存储单元。在基区电压可调的垂直NPN双极型晶体管制造方法中，使用分栅快闪存储器的源线及源区注入作为发射极；以分栅快闪存储器的p阱注入及闪存单元离子注入作为基区注入，分栅快闪存储器的位线有源区注入P型重掺杂作为基极；在分栅快闪存储器单元图案化工艺之前注入集电极所述N型埋层，并以围绕发射极及基极结构的N型重掺杂有源区与埋层相连作为集电极。

权利要求

1.一种基区电压可调的垂直NPN双极型晶体管，其特征在于包括：P型衬底、形成在所述P型衬底中的N型埋层、形成在所述N型埋层中的P型阱、形成所述P型衬底表面且处于所述N型埋层中的与所述P型阱经由浅沟槽隔离隔开的N型掺杂区、形成在所述P型阱中的分栅晶体管存储单元；

所述N型掺杂区形成为垂直NPN双极型晶体管的集电极；所述分栅晶体管存储单元的源线多晶硅以及源线底部的N型源区注入区形成为垂直NPN双极型晶体管的发射极；

在所述分栅晶体管存储单元的位线区形成P型注入区作为垂直NPN双极型晶体管的基极；所述分栅晶体管存储单元两侧的字线作为基极电压调节端口；所述分栅晶体管存储单元的浮栅P型沟道以及所述P型阱作为垂直NPN双极型晶体管的基区；所述字线用于调控所述基区电压。

2.根据权利要求1所述的基区电压可调的垂直NPN双极型晶体管，其特征在于，所述N型掺杂区为N型重掺杂区。

3.根据权利要求2所述的基区电压可调的垂直NPN双极型晶体管，其特征在于，P型注入区为P型重掺杂区。

4.根据权利要求1或3所述的基区电压可调的垂直NPN双极型晶体管，其特征在于，所述分栅晶体管存储单元是分栅晶体管闪存单元。

5.根据权利要求1或3所述的基区电压可调的垂直NPN双极型晶体管，其特征在于，所述分栅晶体管存储单元是分栅快闪存储器单元。

6.根据权利要求4所述的垂直NPN双极型晶体管，其特征在于，可以改变后段连线，以并联方式连接多个BJT来改变发射区电流大小。

7.一种基区电压可调的垂直NPN双极型晶体管制造方法，其特征在于，第一步骤：在衬底上沉积栅极氧化层以及浮栅多晶硅层，随后形成有源区以及浅沟槽隔离区；

第二步骤：形成闪存的P型阱并执行离子注入,作为垂直NPN双极型晶体管的基区第一掺杂；

第三步骤：执行深N阱光刻作为垂直NPN双极型晶体管的N-型埋层光刻；

第四步骤：执行垂直NPN双极型晶体管的N型埋层注入；作为垂直NPN双极型晶体管的集电区掺杂；

第五步骤：执行浮栅氮化硅层沉积至N阱光刻注入的步骤；其中，以浮栅沟道掺杂对垂直NPN双极型晶体管的基区第二掺杂；以源线掺杂作为垂直NPN双极型晶体管的发射区掺杂；

第六步骤：执行垂直NPN双极型晶体管集电极离子注入，以N型阱区光刻定义所述集电极离子注入范围；

第七步骤：执行垂直NPN双极型晶体管集电极接触区的离子注入，

以N型重掺杂源漏区光刻定义所述集电极离子注入范围；

第八步骤：执行垂直NPN双极型晶体管基极接触区的离子注入，以P型重掺杂源漏区光刻定义所述基极接触区离子注入范围；

使用分栅快闪存储器的源线及源区注入作为垂直NPN双极型晶体管的发射极；以分栅快闪存储器的p阱注入及闪存单元离子注入作为基区注入，形成所述垂直NPN双极型晶体管的基区，分栅快闪存储器的位线有源区注入P型重掺杂作为垂直NPN双极型晶体管的基极；

在分栅快闪存储器单元图案化工艺之前注入形成的N型埋层作为垂直NPN双极型晶体管的集电区，并以围绕发射极及基极结构的N型重掺杂有源区与所述N型埋层相连作为垂直NPN双极型晶体管的集电极，所述分栅快闪存储器的字线用于调控所述基区电压。

说明书

一种基区电压可调的垂直NPN双极型晶体管及其制造方法

技术领域

[0001] 本发明涉及半导体制造领域以及存储器设计领域，更具体地说，本发明涉及一种基区电压可调的垂直NPN双极型晶体管，而且本发明还涉及该基区电压可调的垂直NPN双极型晶体管的其制造方法。

背景技术

[0002] 闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中。

[0003] 闪存为一种非易变性存储器，其运作原理是通过改变晶体管或记忆体单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。

[0004] 嵌入式闪存(embedded flash，e-flash)是片上系统(System on Chip，SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。

[0005] 在现有的互补金属氧化物半导体CMOS(Complementary Metal  Oxide Semiconductor)及嵌入式闪存工艺平台中，集成的NPN双极型晶体管(BJT，Bipolar Junction Transistor)常采用N+/P-阱/深N-阱的垂直结构，其中发射极N+/P-阱为单边突变结，基区为P-阱，掺杂浓度低，结深较大(硼元素，注入能量大约为120～250KeV)，因而β值(beta值)较低。

[0006] 在分栅快闪存储器(Super flash)工艺中，分栅快闪存储器的源区注入(磷元素，注入能量约为30～60KeV)深度比N+(磷元素，注入能量大约为10～20KeV)深，闪存的P-阱注入深度(硼元素，注入能量大约为60～100KeV)较逻辑区P-阱浅，以源区/闪存p-阱作为NPN基区-发射区结(BE)结可以降低基区宽度以提高β值。同时，该结击穿电压约为10V，保证了双极型晶体管的击穿特性。

[0007] 在本领域中，希望提供一种基区电压可调的垂直NPN双极型晶体管，从而改善发射极电流集边效应等双极型晶体管BJT特性。

发明内容

[0008] 本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种基区电压可调的垂直NPN双极型晶体管及其制造方法，从而能够改善发射极电流集边效应等双极型晶体管BJT特性。

[0009] 为了实现上述技术目的，根据本发明，提供了一种基区电压可调的垂直NPN双极型晶体管，其包括：形成在P型衬底中的N型埋层、形成在所述N型埋层中的P型阱、形成所述P型衬底表面且处于所述N型埋层中的与所述P型阱经由浅沟槽隔离隔开的所述N型掺杂区、形成在所述P型阱中的所述分栅晶体管存储单元；所述N型掺杂区形成为垂直NPN双极型晶体管的集电极；所述分栅晶体管存储单元的源线多晶硅以及源线底部的N型源区注入区形成为垂直NPN双极型晶体管的发射极；在所述分栅晶体管存储单元的位线区形成P型注入区作为垂直NPN双极型晶体管的基极；所述分栅晶体管存储单元两侧的字线作为基极电压调节端口；所述分栅晶体管存储单元的浮栅P型沟道以及所述P型阱作为垂直NPN双极型晶体管的基区；所述字线用于调控所述基区电压。

[0010] 优选地，在所述的基区电压可调的垂直NPN双极型晶体管中，所述N型掺杂区为N型重掺杂区。

[0011] 优选地，在所述的基区电压可调的垂直NPN双极型晶体管中，P型注入区为P型重掺杂区。

[0012] 优选地，在所述的基区电压可调的垂直NPN双极型晶体管中，所述分栅晶体管存储单元是分栅晶体管闪存单元。

[0013] 优选地，在所述的基区电压可调的垂直NPN双极型晶体管中，所述分栅晶体管存储单元是分栅快闪存储器单元。

[0014] 优选地，在所述的基区电压可调的垂直NPN双极型晶体管中，可以改变后段连线，以并联方式连接多个BJT来改变发射区电流大小。

[0015] 在本发明中，提供了一种基区电压可调的垂直NPN双极型晶体管，该双极型晶体管BJT结构可以集成于分栅快闪存储器成熟的工艺平台上，工艺改动较小，同时，闪存的字线可以调控基区电压，可以改善发射极电流集边效应等双极型晶体管BJT特性。由此，本发明提供了一种基区电压可调的垂直NPN双极型晶体管及其制造方法，从而能够改善发射极电流集边效应等双极型晶体管BJT特性。

[0016] 为了实现上述技术目的，根据本发明，还提供了一种基区电压可调的垂直NPN双极型晶体管制造方法，包括：第一步骤：在衬底上沉积栅极氧化层以及浮栅多晶硅层，随后形成有源区以及浅沟槽隔离区；第二步骤：形成闪存的P型阱并执行离子注入,作为垂直NPN双极型晶体管的基区第一掺杂；第三步骤：执行深N阱光刻作为垂直NPN双极型晶体管的N-型埋层光刻；第四步骤：执行垂直NPN双极型晶体管的N型埋层注入；作为垂直NPN双极型晶体管的集电区掺杂；第五步骤：执行浮栅氮化硅层沉积至N阱光刻注入的步骤；其中，以浮栅沟道掺杂对垂直NPN双极型晶体管的基区第二掺杂；以源线掺杂作为垂直NPN双极型晶体管的发射区掺杂；第六步骤：执行垂直NPN双极型晶体管集电极离子注入，以N型阱区光刻定义所述集电极离子注入范围；第七步骤：执行垂直NPN双极型晶体管集电极接触区的离子注入，以N型重掺杂源漏区光刻定义所述集电极离子注入范围；第八步骤：执行垂直NPN双极型晶体管基极接触区的离子注入，以P型重掺杂源漏区光刻定义所述基极接触区离子注入范围；使用分栅快闪存储器的源线及源区注入作为垂直NPN双极型晶体管的发射极；以分栅快闪存储器的p阱注入及闪存单元离子注入作为基区注入，形成所述垂直NPN双极型晶体管的基区，分栅快闪存储器的位线有源区注入P型重掺杂作为垂直NPN双极型晶体管的基极；在分栅快闪存储器单元图案化工艺之前注入形成的N型埋层作为垂直NPN双极型晶体管的集电区，并以围绕发射极及基极结构的N型重掺杂有源区与所述N型埋层相连作为垂直NPN双极型晶体管的集电极，所述分栅快闪存储器的字线用于调控所述基区电压。

[0017] 在本发明中，提供了一种相应的一种基区电压可调的垂直NPN双极型晶体管制造方法，使得该双极型晶体管BJT结构可以集成于分栅快闪存储器成熟的工艺平台上，工艺改动较小，同时，闪存的字线可以调控基区电压，可以改善发射极电流集边效应等双极型晶体管BJT特性。

附图说明

[0018] 结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

[0019] 图1示意性地示出了根据本发明优选实施例的基区电压可调的垂直NPN双极型晶体管的截面结构示意图。

[0020] 图2示意性地示出了根据本发明优选实施例的基区电压可调的垂直NPN双极型晶体管制造方法的流程图。

[0021] 附图参考标记说明：

[0022] P型衬底100、N型埋层110、P型阱120、N型掺杂区31、集电极333、发射极222、基极111、基极电压调节端口444。虚线方框内为可重复BJT单元，可以以并联方式连接多个BJT来改变发射区电流大小。

[0023] 需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

[0024] 为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

[0025] 在本发明中，提供了一种基区电压可调的垂直NPN双极型晶体管以及相应的一种基区电压可调的垂直NPN双极型晶体管制造方法，该双极型晶体管BJT结构可以集成于分栅快闪存储器成熟的工艺平台上，工艺改动较小，同时，闪存的字线可以调控基区电压，可以改善发射极电流集边效应等双极型晶体管BJT特性。

[0026] 下面将结合附图描述本发明的具体优选实施例。具体地，图1示意性地示出了根据本发明优选实施例的基区电压可调的垂直NPN双极型晶体管的截面结构示意图。

[0027] 更具体地，如图1所示，根据本发明优选实施例的基区电压可调的垂直NPN双极型晶体管包括：P型衬底100、形成在所述P型衬底100中的N型埋层110、形成在所述N型埋层110中的P型阱120、形成所述P型衬底100表面且处于所述N型埋层110中的与所述P型阱120经由浅沟槽隔离32隔开的N型掺杂区31、形成在所述P型阱120中的一个分栅晶体管存储单元。

[0028] 其中，所述N型埋层110形成为集电区，所述N型掺杂区31形成为垂直NPN双极型晶体管的集电极333；一般，所述N型掺杂区31为N型重掺杂区。而所述N型埋层110为N型轻掺杂区。而所述N型掺杂区31与所述N型埋层110以逻辑区N阱200相连。

[0029] 而且其中，所述分栅晶体管存储单元的源线以及源线底部源区注入区30形成为垂直NPN双极型晶体管的发射极222。一般，所述源区注入30为N型重掺杂区。

[0030] 而且其中，所述分栅晶体管存储单元的浮栅P型沟道注入40，以及闪存P型阱120形成为垂直NPN双极型晶体管的基区。

[0031] 而且其中，在所述分栅晶体管存储单元两侧的位线有源区20形成P型注入区，形成为垂直NPN双极型晶体管的基极111；一般，P型注入区为P型重掺杂区。

[0032] 而且其中，所述分栅晶体管存储单元两侧的字线作为基极电压调节端口444。

[0033] 例如，所述分栅晶体管存储单元是分栅晶体管闪存单元。进一步地，例如，所述分栅晶体管存储单元是分栅快闪存储器单元。

[0034] 而且其中，例如，可以改变后段连线，以并联方式连接多个BJT来改变发射区电流大小。

[0035] 在根据本发明优选实施例的基区电压可调的垂直NPN双极型晶体管中，该双极型晶体管BJT结构可以集成于分栅快闪存储器成熟的工艺平台上，工艺改动较小，同时，闪存的字线可以调控基区电压，可以改善发射极电流集边效应等双极型晶体管BJT特性。由此，本发明提供了一种基区电压可调的垂直NPN双极型晶体管及其制造方法，从而能够改善发射极电流集边效应等双极型晶体管特性。

[0036] 图2示意性地示出了根据本发明优选实施例的基区电压可调的垂直NPN双极型晶体管制造方法的流程图。本文中的BJT作为一种可选的嵌入式器件，必须依附于分栅快闪存储器的工艺平台。

[0037] 如图2所示，根据本发明优选实施例的基区电压可调的垂直NPN双极型晶体管制造方法包括：

[0038] 第一步骤S1：在衬底上沉积栅极氧化层以及浮栅多晶硅层，随后形成有源区以及浅沟槽隔离区；

[0039] 第二步骤S2：形成闪存的P型阱并执行离子注入,作为NPN双极型晶体管的基区第一掺杂120。

[0040] 第三步骤S3：执行深N阱光刻作为NPN双极型晶体管的N-型埋层光刻；

[0041] 第四步骤S4：执行NPN双极型晶体管的N型埋层注入110(N-type)；作为NPN双极型晶体管的集电区掺杂。

[0042] 第五步骤S5：执行浮栅氮化硅层沉积至N阱光刻注入的步骤；其中，以浮栅沟道掺杂40(P-type)对NPN双极型晶体管的基区第二掺杂。以源线掺杂30(N-type)作为NPN双极型晶体管的发射区掺杂。

[0043] 第六步骤S6：执行NPN双极型晶体管集电极离子注入200(N-type)；优选地，以N型阱区光刻定义所述集电极离子注入范围。

[0044] 第七步骤S7：执行NPN双极型晶体管集电极接触区的离子注入31(N-type)；

[0045] 优选地，以N型重掺杂源漏区光刻定义所述集电极离子注入范围。

[0046] 第八步骤S8：执行NPN双极型晶体管基极接触区的离子注入20(P-type)；

[0047] 优选地，以P型重掺杂源漏区光刻定义所述基极接触区离子注入范围。

[0048] 第九步骤S9：执行NPN双极型晶体管制造的后续常规工艺步骤。

[0049] 在根据本发明优选实施例的基区电压可调的垂直NPN双极型晶体管制造方法中，使用分栅快闪存储器的源线(source line)及源区注入(VSS implantation)作为发射极；以分栅快闪存储器的p阱注入及闪存单元离子注入作为基区注入，在分栅快闪存储器的位线有源区注入P型重掺杂(代替N型重掺杂)作为基极；在分栅快闪存储器单元图案化工艺之前注入集电极N型埋层(N-type buried layer)，并以围绕发射极及基极结构的N型重掺杂有源区与所述埋层相连，作为集电极。

[0050] 在本发明中，提供了一种基区电压可调的垂直NPN双极型晶体管以及相应的一种基区电压可调的垂直NPN双极型晶体管制造方法，该双极型晶体管BJT结构可以集成于分栅快闪存储器成熟的工艺平台上，工艺改动较小，同时，闪存的字线可以调控基区电压，可以改善发射极电流集边效应等双极型晶体管BJT特性。

[0051] 此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

[0052] 可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

[0053] 而且还应该理解的是，本发明并不限于此处描述的特定的方法、化合物、材料、制造技术、用法和应用，它们可以变化。还应该理解的是，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”、“一种”以及“该”包括复数基准，除非上下文明确表示相反意思。因此，例如，对“一个元素”的引述意味着对一个或多个元素的引述，并且包括本领域技术人员已知的它的等价物。类似地，作为另一示例，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。因此，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此处描述的结构将被理解为还引述该结构的功能等效物。可被解释为近似的语言应该被那样理解，除非上下文明确表示相反意思。