多路高速串行图像数据的传输系统，涉及一种基于空间应用的多路高速串行图像数据的传输系统，解决现有高速串行传输芯片的资源利用率低且对供电要求高，同时在接收数据过程中，每次上电后解码输出图像数据参考时钟的相对相位不确定，以及采用单一时钟对解码的多组数据进行采样时存在亚稳定状态的问题，采用本地时钟源经时钟分路器分成多路同时送入高速串行传输芯片和控制器；对于数据发送端，采用控制器内部的数字时钟管理单元和锁相环对控制器送入高速串行传输芯片的数据进行相位调整；采用高速串行传输芯片内部的环回功能进行发送数据和时钟最佳相位的确定；本发明降低对时钟源及控制器内部时钟通道的要求，提高控制器内部资源的利用率。
1.多路高速串行图像数据的传输系统，包括发送端和接收端，所述发送端包括第一时钟源、第一时钟分路器、发送控制器和n个高速串行发送器；所述n>1；
第一时钟源产生的时钟经第一时钟分路器后产生n+1路低抖动时钟，将n+1路低抖动时钟分别送入发送控制器和n个高速串行发送器；经所述第一时钟分路器产生的时钟sclock送入发送控制器，经发送控制器内部的数字时钟管理单元和锁相环进行延迟和去抖动后，作为发送控制器的系统时钟，所述发送控制器产生n路图像数据分别送入n个高速串行发送器；经第一时钟分路器产生n路低抖动时钟作为n路图像数据的伴随时钟，图像数据和伴随时钟的相对相位由所述数字时钟管理单元进行调节，通过n个高速串行发送器向接收端输出n路高速串行图像数据；
所述接收端包括第二时钟源、第二时钟分路器、接收控制器和n个高速串行接收器；
第二时钟源产生的时钟经第二时钟分路器产生n路低抖动时钟，将n路低抖动时钟分别送入n个高速串行接收器；
经第二时钟分路器产生n路低抖动时钟作为n个高速串行接收器的参考时钟；n个高速串行接收器接收发送端的串行图像数据，产生n路并行数据和n路与发送端频率相同的伴随时钟送入接收控制器，其中第一路高速串行接收器的恢复时钟rclock进入接收控制器，作为接收控制器的系统时钟；
所述接收控制器输出帧有效标志信号FVAL、行有效标志信号LVAL和并行数据DATA_OUT。
2.根据权利要求1所述的多路高速串行图像数据的传输系统，其特征在于，发送图像数据和伴随时钟的相对相位由所述数字时钟管理单元进行调节，通过高速串行发送器内部的环回功能进行训练获得发送图像数据和伴随时钟的最佳相位；具体过程为：采用发送控制器内部的数字时钟管理单元和锁相环，对发送控制器送入高速串行发送器的数据进行不断的相位调整，然后接收高速串行发送器内部环回的训练数据，通过接收的训练数据和发送数据的比较，寻找采集到正确训练数据的极限相位值；通过两个错误训练数据的极限相位值 和 确定两个极限相位值位置的中间位置 即为最佳相位。
3.根据权利要求1所述的多路高速串行图像数据的传输系统，其特征在于，所述发送控制器的工作流程为：上电后，首先进入发送上电初始化状态机，然后进入发送图像数据和时钟最佳相位的检测状态机，最佳相位检测到后进入持续2ms的同步码发送状态机，最后进入发送以帧为单位的图像数据状态机；
上电后，首先进入接收上电初始化状态机，然后进入帧头检测状态机，当检测到帧头后进入检测行头状态机，当检测到行头后进入以行为单位接收数据状态机，当一行数据接收完毕后进入一帧数据接收完毕判断状态机，当一帧数据未接收完毕则进入检测行头状态机，当一帧数据接收完毕后进入检测帧头状态机。
4.根据权利要求3所述的多路高速串行图像数据的传输系统，其特征在于，所述接收控制器中以行为单位在接收数据时，一行内数据接收错误的标志为以下三种中任意一种满足：在图像数据接收阶段接收到K码；
5.根据权利要求4所述的多路高速串行图像数据的传输系统，其特征在于，所述接收控制器内图像数据的各参考时钟在每次上电后相位不相同，所述接收控制器采用一个同步FIFO和n-1个异步FIFO进行图像数据的异步缓存，将多路相对时钟相位不同的图像数据变为以相同参考时钟的图像数据；即：当接收的图像数据消隐期为 时，接收的n通道图像数据采用n tap
当输入的图像数据消隐期为 时，输入的n通道图像数据采用2n tap
式中p有效为每行的有效图像数据数目，p消隐为每行的无效图像数据数目；fTLK2711为高速串行发送器和高速串行接收器的工作频率。
多路高速串行图像数据的传输系统
技术领域
[0001] 本发明涉及一种基于空间应用的多路高速串行图像数据的传输系统。
背景技术
[0002] 高速串行传输芯片如TLK2711对时钟抖动要求很高，要求时钟抖动的峰值不超过40ps。对于数据和发送端，要么使用FPGA内专用的时钟通道资源MRCC和SECC来传输时钟，要么使用FPGA内部的全局时钟资源来传输时钟且同bank内不能使用其余高速信号以降低SSO(simultaneously switching output)的干扰，资源利用率低，且对电源的供电要求很高。
TLK2711在对接收的数据进行串并转换过程中，每次上电后解码输出图像数据参考时钟的相对相位不确定，若采用单一时钟对解码的多组数据进行采样，则存在亚稳定状态，因此需要对解码后的多路图像数据进行异步缓存。
发明内容
[0003] 本发明为解决现有高速串行传输芯片的资源利用率低且对供电要求高，同时在接收数据过程中，每次上电后解码输出图像数据参考时钟的相对相位不确定，以及采用单一时钟对解码的多组数据进行采样时存在亚稳定状态的问题，提供一种多路高速串行图像数据的传输方法及传输系统。
[0004] 多路高速串行图像数据的传输系统，包括发送端和接收端，所述发送端包括第一时钟源、第一时钟分路器、发送控制器和n个高速串行发送器；所述n>1；
[0005] 第一时钟源产生的时钟经第一时钟分路器后产生n+1路低抖动时钟，将n+1路低抖动时钟分别送入发送控制器和n个高速串行发送器；经所述第一时钟分路器产生的时钟sclock送入发送控制器，经发送控制器内部的数字时钟管理单元和锁相环进行延迟和去抖动后，作为发送控制器的系统时钟，所述发送控制器产生n路图像数据分别送入n个高速串行发送器；经第一时钟分路器产生n路低抖动时钟作为n路图像数据的伴随时钟，图像数据和伴随时钟的相对相位由所述数字时钟管理单元进行调节，通过n个高速串行发送器向接收端输出n路高速串行图像数据；
[0006] 所述接收端包括第二时钟源、第二时钟分路器、接收控制器和n个高速串行接收器；
[0007] 第二时钟源产生的时钟经第二时钟分路器产生n路低抖动时钟，将n路低抖动时钟分别送入n个高速串行接收器；
[0008] 经第二时钟分路器产生n路低抖动时钟作为n个高速串行接收器的参考时钟；n个高速串行接收器接收发送端的串行图像数据，产生n路并行数据和n路与发送端频率相同的伴随时钟送入接收控制器，其中第一路高速串行接收器的恢复时钟rclock进入接收控制器，作为接收控制器的系统时钟；
[0009] 所述接收控制器输出帧有效标志信号FVAL、行有效标志信号LVAL和并行数据DATA_OUT。
[0010] 本发明的有益效果：
[0011] 一、本发明所述的传输系统降低对时钟源及控制器内部时钟通道的要求，可使用更易采购的控制器器件，而且可提高控制器内部资源的利用率；使用时钟分路器后，还可以降低对晶振抖动的要求；
[0012] 二、本发明可实现多路高速图像数据的传输，而且可方便将接收到的在不同起始相位的多路高速图像数据最终同步到相同的参考时钟，而且恢复为以帧为单位的面阵图像数据格式。
附图说明
[0013] 图1为本发明所述的多路高速串行图像数据的传输系统的结构框图；
[0014] 图2为本发明所述的多路高速串行图像数据的传输系统中发送控制器的工作流程图；
[0015] 图3为本发明所述的多路高速串行图像数据的传输系统中接收控制器的工作流程图；
[0016] 图4为本发明所述多路高速串行图像数据的传输系统中接收控制器内图像数据的异步缓存框图。
具体实施方式
[0017] 具体实施方式一、结合图1至图4说明本实施方式，多路高速串行图像数据的传输系统，包括发送端和接收端，所述发送端包含第一时钟源、第一时钟分路器、发送控制器和n(n>1)个高速串行发送器。在发送端，第一时钟源产生的时钟经第一时钟分路器产生n+1路低抖动时钟(sclock、sclock1、sclock2…sclockn)分别送入发送控制器和n个高速串行发送器。经第一时钟分路器产生的时钟sclock送入发送控制器，经发送控制器内部的数字时钟管理单元(DCM)和锁相环(PLL)进行延迟和去抖动后，作为发送控制器的系统时钟，产生的n路图像数据(sdata1、sdata2…sdatan)分别送入n个高速串行发送器；经第一时钟分路器产生n路低抖动时钟(sclock1、sclock2…sclockn)作为n路图像数据(sdata1、sdata2…sdatan)的伴随时钟，图像数据和伴随时钟的相对相位由DCM进行调节，最终输出n路高速串行图像数据。
[0018] 接收端包含第二时钟源、第二时钟分路器、接收控制器和n个高速串行接收器。在接收端，第二时钟源产生的时钟经第二时钟分路器产生n路低抖动时钟(refclk1、refclk 2…refclk n)分别送入n个高速串行接收器。
[0019] 经第二时钟分路器产生n路低抖动时钟(refclk1、refclk 2…refclk n)作为n个高速串行接收器的参考时钟；n个高速串行接收器接收发送端的串行图像数据，产生n路并行数据(rdata1、rdata2…rdatan)和n路与发送端频率相同的伴随时钟(rclock1、rclock2…rclockn)送入接收控制器，其中第一路高速串行接收器的恢复时钟rclock进入接收控制器，作为接收控制器的系统时钟；最终输出帧有效标志信号FVAL、行有效标志信号LVAL和并行数据DATA_OUT。
[0020] 本实施方式中，高速串行传输芯片的并行图像数据由发送控制器提供，并行数据的伴随时钟(sclock1、sclock2…sclockn)不由发送控制器提供，而是采用第二时钟源如晶体经第二时钟分路器后同时提供给高速串行传输芯片和控制器；并行图像数据和伴随时钟的相对最佳相位通过高速串行发送器内部的环回功能进行训练获得。具体的训练方法是采用发送控制器内部的DCM和PLL，对发送控制器送入高速串行发送器的数据进行不断的相位调整，然后接收高速串行发送器内部环回的训练数据，通过接收的训练数据和发送数据的比较，寻找采集到正确训练数据的极限相位值(在该位置采集到的训练数据与发送数据相同，在该位置基础上相位值增加或减小接收到的训练数据与发送数据不同)。
[0021] 通过两个错误训练数据的极限相位值 和 确定两个极限相位值位置的中间位置 即为最佳相位。
[0022] 结合图2和图3说明本实施方式，本实施方式中所述发送控制器的工作流程为：上电首先进入发送上电初始化状态机，然后进入发送图像数据和时钟最佳相位的检测状态机，最佳相位检测到后进入持续2ms的同步码发送状态机，最后进入发送以帧为单位的图像数据状态机。
[0023] 接收控制器的工作流程是：上电首先进入接收上电初始化状态机，然后进入检测帧头状态机，当检测到帧头后进入检测行头状态机，当检测到行头后进入以行为单位接收数据状态机，当一行数据接收完毕后进入一帧数据接收完毕判断状态机，当一帧数据未接收完毕则进入检测行头状态机，当一帧数据接收完毕后进入检测帧头状态机。
[0024] 本实施方式中，所述接收控制器中以行为单位在接收数据时，一行内数据接收错误的标志为以下三种中任意一种：
[0025] 在图像数据接收阶段接收到K码(K码指示器如RKLSB或RKMSB为高电平指示接收到K码)；
[0026] 接收到的数据累加和不等于各图像数据逐个累加的值；
[0027] 接收到的行尾无K码或行尾值与发送值不相等。
[0028] 结合图4说明本实施方式，本实施方式中的多路高速图像数据的发送以同一个时钟为参考，也就是多路并行数据到高速图像数据的传输延时相同；而接收端的各数据的参考时钟在每次上电的相位不同，如图4所示，采用一个同步FIFO和n-1个异步FIFO进行图像数据的异步缓存，同步FIFO写入数据为rdata1，写入数据的伴随时钟为rclocl1，写使能为r_w1，异步FIFO写入数据为rdatai，写入数据的伴随时钟为rclocli，写使能为r_wi，其中1
[0029] 对于输入的图像数据，当其消隐期最够长，即 则输入的n通道图像数据可采用n抽头(tap)Camera Link数据格式进行传输；当其消隐期过短，即则输入的n通道图像数据可采用2n tap Camera Link数据格式进行传
输。式中p有效为每行的有效图像数据数，p消隐为每行的无效图像数据数，fTLK2711高速串行发送器和高速串行接收器的工作频率。
[0030] 本实施方式中，所述发送控制器和接收控制器采用Xilinx公司的器件XC6VLX240T-2FFG1156C；所述的高速串行发送器和高速串行接收器采用TI公司的TLK2711；所述第一时钟源和第二时钟源采用晶振；第一时钟分路器和第二时钟分路器采用TI公司的LMK00105。
