栅极驱动电路、显示面板及栅极驱动电路的驱动方法

摘要

本发明公开了一种栅极驱动电路、显示面板及栅极驱动电路的驱动方法，栅极驱动电路包括级联的N个移位寄存器单元；还包括：与各级移位寄存器单元一一对应的缓冲单元，以及与各偶数级移位寄存器单元对应的触控切换单元。该栅极驱动电路中的各级移缓冲单元可以将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后复位，实现逐行扫描的功能，而偶数级缓冲单元在触控单元的控制下输出的有效脉冲信号与相邻的上一级奇数级缓冲单元输出的效脉冲信号同时被复位，实现同时扫描两行的功能。因此，本发明实施例提供的栅极驱动电路不需要对时钟控制器进行改变，GOA电路就可以实现分辨率的切换，从而可以降低显示面板的功耗。

权利要求

1.一种栅极驱动电路，包括级联的N个移位寄存器单元，其中，第n级移位寄存器单元的输出端与第n+x级移位寄存器单元的输入端相连；第n级移位寄存器单元的复位端与第n+x级移位寄存器单元的输出端相连；其中x为大于1的整数，n为大于0且小于或等于N-x的任意整数；其特征在于，还包括：与各级所述移位寄存器单元一一对应的缓冲单元，以及与各偶数级移位寄存器单元对应的触控切换单元；其中，第m级缓冲单元分别与第m级移位寄存器单元的输出端、第m+1+x级移位寄存器单元的输出端相连，用于在第m级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至第m+1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；其中m为1至N-

1-x中的任意奇数；

第k级缓冲单元分别与第k级移位寄存器单元的输出端、第k+1+x级移位寄存器单元的输出端以及所述触控切换单元相连，用于在所述触控切换单元的控制下，仅在第k级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号；或者用于在第k级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至第k+1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；其中k为1至N-1-x中的任意偶数。

2.如权利要求1所述的栅极驱动电路，其特征在于，与第n级所述移位寄存器单元对应的所述缓冲单元具体包括：输入模块、复位模块、节点控制模块、第一输出模块和第二输出模块；其中，所述输入模块用于在第n级移位寄存器单元的输出端的控制下将所述第n级移位寄存器单元的输出端的信号提供给第一节点；

所述复位模块用于在第n+1+x级移位寄存器单元的输出端的控制下将第一参考电压端的信号提供给所述第一节点；

所述节点控制模块用于控制所述第一节点的电位与第二节点的电位相反，并在第n级移位寄存器单元的输出端输出信号之后、第n+x级移位寄存器单元的输出端输出信号之前控制所述第一节点的电位为高电位；

所述第一输出模块用于在所述第一节点的控制下将第二参考电压端的信号提供给所述缓冲单元的输出端；

所述第二输出模块用于在第二节点的控制下将所述第一参考电压端的信号提供给所述缓冲单元的输出端。

3.如权利要求2所述的栅极驱动电路，其特征在于，所述节点控制模块包括：第一节点控制子模块和第二节点控制子模块；其中，所述第一节点控制子模块用于在所述第二节点的控制下将所述第一参考电压端的信号提供给所述第一节点，在节点控制端的控制下使所述第一节点的电位进一步拉高，其中，所述节点控制端与第n+1、n+2、...或n+x级移位寄存器单元的输出端相连；

所述第二节点控制子模块用于在所述第二参考电压端的控制下将所述第二参考电压端的信号提供给所述第二节点，在所述第一节点的控制下将所述第一参考电压端的信号提供给所述第二节点。

4.如权利要求3所述的栅极驱动电路，其特征在于，所述第一节点控制子模块具体包括：第一开关晶体管和电容；其中，所述第一开关晶体管，其栅极与所述第二节点相连，第一极与所述第一节点相连，第二极与所述第一参考电压端相连；

所述电容，其第一端与所述第一节点相连，第二端与所述节点控制端相连。

5.如权利要求3所述的栅极驱动电路，其特征在于，所述第二节点控制子模块具体包括：第二开关晶体管和第三开关晶体管；其中，所述第二开关晶体管，其栅极和第一极均与所述第二参考电压端相连，第二极与所述第二节点相连；

所述第三开关晶体管，其栅极与所述第一节点相连，第一极与所述第二节点相连，第二极与所述第一参考电压端相连。

6.如权利要求2所述的栅极驱动电路，其特征在于，所述输入模块具体包括：第四开关晶体管；其中，所述第四开关晶体管，其栅极和第一极均与所述第n级移位寄存器单元的输出端相连，第二极与所述第一节点相连。

7.如权利要求2所述的栅极驱动电路，其特征在于，所述复位模块具体包括：第五开关晶体管；其中，所述第五开关晶体管，其栅极与所述第n+1+x级移位寄存器单元的输出端相连，第一极与所述第一节点相连，第二极与所述第一参考电压端相连。

8.如权利要求2所述的栅极驱动电路，其特征在于，所述第一输出模块具体包括：第六开关晶体管；其中，所述第六开关晶体管，其栅极与所述第一节点相连，第一极与所述第二参考电压端相连，第二极与所述缓冲单元的输出端相连。

9.如权利要求2所述的栅极驱动电路，其特征在于，所述第二输出模块具体包括：第七开关晶体管；其中，所述第七开关晶体管，其栅极与所述第二节点相连，第一极与所述缓冲单元的输出端相连，第二极与所述第一参考电压端相连。

10.如权利要求2-9任一项所述的栅极驱动电路，其特征在于，与各偶数级移位寄存器单元对应的触控切换单元具体包括：第八开关晶体管；其中，所述第八开关晶体管，其栅极与第三参考电压端相连，第一极与所述对应级移位寄存器单元的输出端相连，第二极与所述第一节点相连。

11.如权利要求2-9任一项所述的栅极驱动电路，其特征在于，所述第二参考电压端的信号为直流信号。

12.一种显示面板，其特征在于，包括如权利要求1-11任一项所述的栅极驱动电路。

13.一种如权利要求1-11任一项所述的栅极驱动电路的驱动方法，其特征在于，包括：当需要工作在第一模式时，控制所述级联的N个移位寄存器单元依次输出有效脉冲信号，且与各级所述移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；

当需要工作在第二模式时，控制所述级联的N个移位寄存器单元依次输出有效脉冲信号；且与各奇数级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；与各偶数级移位寄存器单元一一对应的缓冲单元用于在所述触控切换单元的控制下仅在对应级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号。

说明书

栅极驱动电路、显示面板及栅极驱动电路的驱动方法

技术领域

[0001] 本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、显示面板及栅极驱动电路的驱动方法。

背景技术

[0002] 在薄膜晶体管显示器中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

[0003] 目前，实现功耗最小化一直是panel设计的关键问题，然而降低分辨率是降低功耗的一个有效方案，这就需要GOA电路支持分辨率的切换，即既能实现逐行扫描，又能实现两行同时扫描。目前GOA电路为了实现分辨率的切换，主要是通过时钟控制器调整时钟信号的相位关系来实现，但是这样不仅会导致时钟信号发生延时，从而导致画面显示不良，而且对时钟控制器的要求较高，会增加时钟控制器的开发成本。

发明内容

[0004] 有鉴于此，本发明实施例提供了一种栅极驱动电路、显示面板及栅极驱动电路的驱动方法，不需要对时钟控制器进行改变，GOA电路就可以实现分辨率的切换，从而可以降低显示面板的功耗。

[0005] 因此，本发明实施例提供了一种栅极驱动电路，包括级联的N个移位寄存器单元，其中，第n级移位寄存器单元的输出端与第n+x级移位寄存器单元的输入端相连；第n级移位寄存器单元的复位端与第n+x级移位寄存器单元的输出端相连；其中x为大于1的整数，n为大于0且小于或等于N-x的任意整数；还包括：与各级所述移位寄存器单元一一对应的缓冲单元，以及与各偶数级移位寄存器单元对应的触控切换单元；其中，

[0006] 第m级缓冲单元分别与第m级移位寄存器单元的输出端、第m+1+x级移位寄存器单元的输出端相连，用于在第m级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至第m+1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；其中m为1至N-1-x中的任意奇数；

[0007] 第k级缓冲单元分别与第k级移位寄存器单元的输出端、第k+1+x级移位寄存器单元的输出端以及所述触控切换单元相连，用于在所述触控切换单元的控制下，仅在第k级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号；或者用于在第k级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至第k+1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；其中k为1至N-1-x中的任意偶数。

[0008] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，与第n级所述移位寄存器单元对应的所述缓冲单元具体包括：输入模块、复位模块、节点控制模块、第一输出模块和第二输出模块；其中，

[0009] 所述输入模块用于在第n级移位寄存器单元的输出端的控制下将所述第n级移位寄存器单元的输出端的信号提供给第一节点；

[0010] 所述复位模块用于在第n+1+x级移位寄存器单元的输出端的控制下将第一参考电压端的信号提供给所述第一节点；

[0011] 所述节点控制模块用于控制所述第一节点的电位与第二节点的电位相反，并在第n级移位寄存器单元的输出端输出信号之后、第n+x级移位寄存器单元的输出端输出信号之前控制所述第一节点的电位为高电位；

[0012] 所述第一输出模块用于在所述第一节点的控制下将第二参考电压端的信号提供给所述缓冲单元的输出端；

[0013] 所述第二输出模块用于在第二节点的控制下将所述第一参考电压端的信号提供给所述缓冲单元的输出端。

[0014] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，所述节点控制模块包括：第一节点控制子模块和第二节点控制子模块；其中，

[0015] 所述第一节点控制子模块用于在所述第二节点的控制下将所述第一参考电压端的信号提供给所述第一节点，在节点控制端的控制下使所述第一节点的电位进一步拉高，其中，所述节点控制端与第n+1、n+2、...或n+x级移位寄存器单元的输出端相连；

[0016] 所述第二节点控制子模块用于在所述第二参考电压端的控制下将所述第二参考电压端的信号提供给所述第二节点，在所述第一节点的控制下将所述第一参考电压端的信号提供给所述第二节点。

[0017] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，所述第一节点控制子模块具体包括：第一开关晶体管和电容；其中，

[0018] 所述第一开关晶体管，其栅极与所述第二节点相连，第一极与所述第一节点相连，第二极与所述第一参考电压端相连；

[0019] 所述电容，其第一端与所述第一节点相连，第二端与所述节点控制端相连。

[0020] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，所述第二节点控制子模块具体包括：第二开关晶体管和第三开关晶体管；其中，

[0021] 所述第二开关晶体管，其栅极和第一极均与所述第二参考电压端相连，第二极与所述第二节点相连；

[0022] 所述第三开关晶体管，其栅极与所述第一节点相连，第一极与所述第二节点相连，第二极与所述第一参考电压端相连。

[0023] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，所述输入模块具体包括：第四开关晶体管；其中，

[0024] 所述第四开关晶体管，其栅极和第一极均与所述第n级移位寄存器单元的输出端相连，第二极与所述第一节点相连。

[0025] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，所述复位模块具体包括：第五开关晶体管；其中，

[0026] 所述第五开关晶体管，其栅极与所述第n+1+x级移位寄存器单元的输出端相连，第一极与所述第一节点相连，第二极与所述第一参考电压端相连。

[0027] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，所述第一输出模块具体包括：第六开关晶体管；其中，

[0028] 所述第六开关晶体管，其栅极与所述第一节点相连，第一极与所述第二参考电压端相连，第二极与所述缓冲单元的输出端相连。

[0029] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，所述第二输出模块具体包括：第七开关晶体管；其中，

[0030] 所述第七开关晶体管，其栅极与所述第二节点相连，第一极与所述缓冲单元的输出端相连，第二极与所述第一参考电压端相连。

[0031] 在一种可能的实施方式中，在本发明实施例提供的栅极驱动电路中，与各偶数级移位寄存器单元对应的触控切换单元具体包括：第八开关晶体管；其中，

[0032] 所述第八开关晶体管，其栅极与所述第三参考电压端相连，第一极与所述对应级移位寄存器单元的输出端相连，第二极与所述第一节点相连。

[0033] 较佳地，在本发明实施例提供的栅极驱动电路中，所述第二参考电压端的信号为直流信号。

[0034] 相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的栅极驱动电路。

[0035] 相应地，本发明实施例还提供了一种栅极驱动电路的驱动方法，包括：

[0036] 当需要工作在第一模式时，控制所述级联的N个移位寄存器单元依次输出有效脉冲信号，且与各级所述移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；

[0037] 当需要工作在第二模式时，控制所述级联的N个移位寄存器单元依次输出有效脉冲信号；且与各奇数级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；与各偶数级移位寄存器单元一一对应的缓冲单元用于在所述触控切换单元的控制下仅在对应级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号。

[0038] 本发明有益效果如下：

[0039] 本发明实施例提供的一种栅极驱动电路、显示面板及栅极驱动电路的驱动方法，包括级联的N个移位寄存器单元，与各级移位寄存器单元一一对应的缓冲单元，以及与各偶数级移位寄存器单元对应的触控切换单元。该栅极驱动电路中级联的N个移位寄存器单元依次输出有效脉冲信号，而当栅极驱动电路需要工作在高清模式时，与各级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；即相当于各级移缓冲单元将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后复位，实现逐行扫描的功能。当栅极驱动电路需要工作在低功耗模式时，与各奇数级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；与各偶数级移位寄存器单元一一对应的缓冲单元用于在触控切换单元的控制下仅在对应级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号；即相当于各级移缓冲单元将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后被复位，而偶数级缓冲单元在触控单元的控制下输出的有效脉冲信号与相邻的上一级奇数级缓冲单元输出的效脉冲信号同时被复位，实现同时扫描两行的功能。因此，本发明实施例提供的栅极驱动电路不需要对时钟控制器进行改变，GOA电路就可以实现分辨率的切换，从而可以降低显示面板的功耗。

附图说明

[0040] 图1为本发明实施例提供的栅极驱动电路的结构示意图之一；

[0041] 图2a为现有的移位寄存器单元的输出时序图之一；

[0042] 图2b为现有的移位寄存器单元的输出时序图之二；

[0043] 图2c为现有的移位寄存器单元的输出时序图之三；

[0044] 图3为现有的移位寄存器单元的结构示意图；

[0045] 图4为本发明实施例提供的栅极驱动电路的结构示意图之一；

[0046] 图5a为本发明实施例提供的缓冲单元的具体结构示意图之一；

[0047] 图5b为本发明实施例提供的缓冲单元的具体结构示意图之二；

[0048] 图5c为图5a所示的缓冲单元对应的奇数级移位寄存器单元的输入输出时序图；

[0049] 图6a为本发明实施例提供的缓冲单元的具体结构示意图之三；

[0050] 图6b为本发明实施例提供的缓冲单元的具体结构示意图之四；

[0051] 图6c为图6a所示的缓冲单元对应的偶数级移位寄存器单元的输入输出时序图；

[0052] 图7a为本发明实施例提供的栅极驱动电路工作的输出时序图之一；

[0053] 图7b为本发明实施例提供的栅极驱动电路工作的输出时序图之二。

具体实施方式

[0054] 下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示面板的具体实施方式进行详细地说明。

[0055] 本发明实施例提供的一种栅极驱动电路，包括级联的N个移位寄存器单元，如图1所示的SR(1)、SR(2)、SR(3)、SR(4)、SR(5)、SR(6)…，其中，第n级移位寄存器单元SR(n)的输出端Gout与第n+x级移位寄存器单元SR(n+x)的输入端Input相连；第n级移位寄存器单元SR(n)的复位端Reset与第n+x级移位寄存器单元SR(n+x)的输出端Gout相连；其中x为大于1的整数，n为大于0且小于或等于N-x的任意整数；图1中是以x＝2为例进行说明的。例如，第1级移位寄存器单元SR(1)的输出端Gout与第3级移位寄存器单元SR(3)的输入端Input相连，第2级移位寄存器单元SR(2)的输出端Gout与第4级移位寄存器单元SR(4)的输入端Input相连；第1级移位寄存器单元SR(1)的复位端Reset与第3级移位寄存器单元SR(3)的输出端Gout相连；其它各级移位寄存器单元SR(n)具有相同的连接逻辑，在此不再赘述。

[0056] 如图1所示，栅极驱动电路还包括：与各级移位寄存器单元SR(n)一一对应的缓冲单元B(n)，以及与各偶数级移位寄存器单元SR(n)对应的触控切换单元01；例如，SR(1)对应B(1)、SR(2)对应B(2)、SR(3)对应B(3)、SR(4)对应B(4)、……，B(2)、B(4)和B(6)各与一触控切换单元01相连；

[0057] 其中，第m级缓冲单元B(m)分别与第m级移位寄存器单元SR(m)的输出端Gout、第m+1+x级移位寄存器单元SR(m+1+x)的输出端Gout相连，用于在第m级移位寄存器单元SR(m)的输出端Gout输出有效脉冲信号时开始输出有效脉冲信号，直至第m+1+x级移位寄存器单元SR(m+1+x)的输出端Gout输出有效脉冲信号时结束；其中m为1至N-1-x中的任意奇数；例如，第1级缓冲单元B(1)分别与第1级移位寄存器单元SR(1)的输出端Gout、第4级移位寄存器单元SR(4)的输出端Gout相连，用于在第1级移位寄存器单元SR(1)的输出端Gout输出有效脉冲信号时开始输出有效脉冲信号，直至第4级移位寄存器单元SR(4)的输出端Gout输出有效脉冲信号时结束；

[0058] 第k级缓冲单元B(k)分别与第k级移位寄存器单元SR(k)的输出端Gout、第k+1+x级移位寄存器单元SR(k+1+x)的输出端Gout以及触控切换单元01相连，用于在触控切换单元01的控制下，仅在第k级移位寄存器单元SR(k)的输出端Gout输出有效脉冲信号时输出有效脉冲信号；或者用于在第k级移位寄存器单元SR(k)的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至第k+1+x级移位寄存器单元SR(k+1+x)的输出端Gout输出有效脉冲信号时结束；其中k为1至N-1-x中的任意偶数；例如，第2级缓冲单元B(2)分别与第2级移位寄存器单元SR(2)的输出端Gout、第5级移位寄存器单元SR(5)的输出端Gout以及触控切换单元
01相连，用于在触控切换单元01的控制下，仅在第2级移位寄存器单元SR(2)的输出端Gout输出有效脉冲信号时输出有效脉冲信号；或者用于在第2级移位寄存器单元SR(2)的输出端Gout输出有效脉冲信号时开始输出有效脉冲信号，直至第5级移位寄存器单元SR(5)的输出端Gout输出有效脉冲信号时结束。

[0059] 本发明实施例提供的一种栅极驱动电路，包括级联的N个移位寄存器单元，与各级移位寄存器单元一一对应的缓冲单元，以及与各偶数级移位寄存器单元对应的触控切换单元。该栅极驱动电路中级联的N个移位寄存器单元依次输出有效脉冲信号，而当栅极驱动电路需要工作在高清模式时，与各级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；即相当于各级移缓冲单元将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后复位，实现逐行扫描的功能。当栅极驱动电路需要工作在低功耗模式时，与各奇数级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；与各偶数级移位寄存器单元一一对应的缓冲单元用于在触控切换单元的控制下仅在对应级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号；即相当于各级移缓冲单元将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后被复位，而偶数级缓冲单元在触控单元的控制下输出的有效脉冲信号与相邻的上一级奇数级缓冲单元输出的效脉冲信号同时被复位，实现同时扫描两行的功能。因此，本发明实施例提供的栅极驱动电路不需要对时钟控制器进行改变，GOA电路就可以实现分辨率的切换，从而可以降低显示面板的功耗。

[0060] 在具体实施时，x是由级联的移位寄存单元所需的时钟信号的数量2x决定，因此，x越大，级联的移位寄存单元所需要的时钟信号的数量就越多，一般x取值为2、3或4，那么级联的移位寄存单元所需的时钟信号的数量依次为4、6或8，在此不作限定。

[0061] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，级联的N个移位寄存器单元为现有的任何能够实现逐级输出有效脉冲信号的移位寄存器单元，如当x＝2时，需要4个时钟信号CLK1～CLK4，对应的时序如图2a所示，对应的逐级输出时序如图2a所示；当x＝3时，需要6个时钟信号CLK1～CLK6，对应的时序如图2b所示，其对应的逐级输出时序如图2b所示；当x＝4时，需要8个时钟信号CLK1～CLK8，对应的时序如图2c所示，其对应的逐级输出时序如图2c所示。

[0062] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，移位寄存器单元是以图3所示的结构为例进行说明的，但不限于于此。该移位寄存器单元包括13个开关晶体管T1～T13和一个电容C1，其中，T1的栅极与第一极均与输入端Input相连，第二极与第一节点PU相连；T2的栅极与复位端Reset相连，第二极与第二电位端VGL2相连；T3的栅极和第一极均与第一时钟信号端CK1相连，第二极与第二节点PD相连；T4的栅极和第一极均与第二时钟信号端CK2相连，第二极分别与T8和T10的栅极相连；CK1和CK2是两个相反的时钟信号，T2、T5、T6、T7、T8、T9和T10的第二极均与第二电位端VGL2相连，T2、T5、T8和T10的第一极均与PU相连，T6和T7的第一极均与PD相连，T9的第一极与T8的栅极相连，T10的栅极分别与T7的栅极和PU相连，T11的第一极与第一电位端VGL1相连，第二极与T13的第一极相连；T13的第二极与第一电位端VGL1相连，栅极与PD相连；T12的栅极与PU相连，第一极与第三时钟信号端CK3相连，第二极与T13的第一极相连；电容C1连接于T12的栅极与第二极之间。由于该移位寄存器单元的结构为现有的结构，因此其具体的工作原理在此不做详述。

[0063] 以上仅是举例说明栅极驱动电路中移位寄存器单元的具体结构，在具体实施时，移位寄存器单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

[0064] 下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。

[0065] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，以图1中级联的6个移位寄存器单元以及与第1级移位寄存器单元SR(1)对应的缓冲单元B(1)为例，如图4所示，与第1级移位寄存器单元SR(1)对应的缓冲单元B(1)具体包括：输入模块1、复位模块2、节点控制模块3、第一输出模块4和第二输出模块5；其中，

[0066] 输入模块1用于在第1级移位寄存器单元SR(1)的输出端Gout的控制下将第1级移位寄存器单元SR(1)的输出端Gout的信号提供给第一节点A；

[0067] 复位模块2用于在第4级移位寄存器单元SR(4)的输出端Gout的控制下将第一参考电压端Vref1的信号提供给第一节点A；

[0068] 节点控制模块3用于控制第一节点A的电位与第二节点B的电位相反，并在第1级移位寄存器单元SR(1)的输出端Gout输出信号之后、第3级移位寄存器单元SR(3)的输出端Gout输出信号之前控制第一节点A的电位为高电位；

[0069] 第一输出模块4用于在第一节点A的控制下将第二参考电压端Vref2的信号提供给缓冲单元B(1)的输出端Output；

[0070] 第二输出模块5用于在第二节点B的控制下将第一参考电压端Vref1的信号提供给缓冲单元B(1)的输出端Output。

[0071] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5a、图5b、图6a和图6b所示，只示意出缓冲单元的结构，节点控制模块3包括：第一节点控制子模块3_1和第二节点控制子模块3_2；其中，

[0072] 第一节点控制子模块3_1用于在第二节点B的控制下将第一参考电压端Vref1的信号提供给第一节点A，在节点控制端boot的控制下使第一节点A的电位进一步拉高，其中，节点控制端boot与第n+1、n+2、...或n+x级移位寄存器单元的输出端(图中未示出)相连；

[0073] 第二节点控制子模块3_2用于在第二参考电压端Vref2的控制下将第二参考电压端Vref2的信号提供给第二节点B，在第一节点A的控制下将第一参考电压端Vref1的信号提供给第二节点B。

[0074] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5a、图5b、图6a和图6b所示，第一节点控制子模块3_1具体包括：第一开关晶体管M1和电容C；其中，[0075] 第一开关晶体管M1，其栅极与第二节点B相连，第一极与第一节点A相连，第二极与第一参考电压端Vref1相连；

[0076] 电容C，其第一端与第一节点A相连，第二端与节点控制端boot相连。

[0077] 以上仅是举例说明栅极驱动电路中第一节点控制子模块的具体结构，在具体实施时，第一节点控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

[0078] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5a、图5b、图6a和图6b所示，第二节点控制子模块3_2具体包括：第二开关晶体管M2和第三开关晶体管M3；其中，

[0079] 第二开关晶体管M2，其栅极和第一极均与第二参考电压端Vref2相连，第二极与第二节点B相连；

[0080] 第三开关晶体管M3，其栅极与第一节点A相连，第一极与第二节点B相连，第二极与第一参考电压端Vref1相连。

[0081] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，一般在工艺制备时第三开关晶体管的尺寸设置的比第二开关晶体管的尺寸大，这样设置使得当第一节点的电位为高电位时，第三开关晶体管在第一节点的信号的控制下将第一参考电压端的信号提供给第二节点的速率大于第二开关晶体管在第二参考电压端的控制下将第二参考电压端的信号提供给第二节点的速率，从而保证第二节点的电位为低电位。

[0082] 以上仅是举例说明栅极驱动电路中第二节点控制子模块的具体结构，在具体实施时，第二节点控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

[0083] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5a、图5b、图6a和图6b所示，输入模块1具体包括：第四开关晶体管M4；其中，

[0084] 第四开关晶体管M4，其栅极和第一极均与第n级移位寄存器单元的输出端(即与第n级移位寄存器单元对应的缓冲单元的输入端Input)相连，第二极与第一节点A相连。

[0085] 以上仅是举例说明栅极驱动电路中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

[0086] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5a、图5b、图6a和图6b所示，复位模块2具体包括：第五开关晶体管M5；其中，

[0087] 第五开关晶体管M5，其栅极与第n+1+x级移位寄存器单元的输出端Reset相连，第一极与第一节点A相连，第二极与第一参考电压端Vref1相连。

[0088] 以上仅是举例说明栅极驱动电路中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

[0089] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5a、图5b、图6a和图6b所示，第一输出模块4具体包括：第六开关晶体管M6；其中，

[0090] 第六开关晶体管M6，其栅极与第一节点A相连，第一极与第二参考电压端Vref2相连，第二极与缓冲单元的输出端Output相连。

[0091] 以上仅是举例说明栅极驱动电路中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

[0092] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5a、图5b、图6a和图6b所示，第二输出模块5具体包括：第七开关晶体管M7；其中，

[0093] 第七开关晶体管M7，其栅极与第二节点B相连，第一极与缓冲单元的输出端Output相连，第二极与第一参考电压端Vref1相连。

[0094] 以上仅是举例说明栅极驱动电路中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

[0095] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图6a和图6b所示，与各偶数级移位寄存器单元对应的触控切换单元01具体包括：第八开关晶体管M8；其中，[0096] 第八开关晶体管M8，其栅极与第三参考电压端相连，第一极与对应级移位寄存器单元的输出端(即与对应级移位寄存器单元相连的缓冲单元的输入端Input)相连，第二极与第一节点A相连。

[0097] 以上仅是举例说明栅极驱动电路中触控切换单元的具体结构，在具体实施时，触控切换单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

[0098] 较佳地，为了降低显示面板的功耗，在具体实施时，在本发明实施例提供的上述栅极驱动电路中，第二参考电压端的信号为直流信号。

[0099] 需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不作限定。

[0100] 在具体实施时，在本发明实施例提供的上述栅极驱动电路中，如图5b和图6b所示，所有开关晶体管均为P型晶体管；

[0101] 第一参考电压端Vref1的电位为高电位，第二参考电压端Vref2和第三参考电压端Vref3的电位为低电位。

[0102] 或者，在本发明实施例提供的上述栅极驱动电路中，如图5a和图6a所示，所有开关晶体管均为N型晶体管；

[0103] 第一参考信号端Vref1的电位为低电位，第二参考信号端Vref2和第三参考信号端Vref3的电位均为高电位。

[0104] 进一步地，在具体实施时，N型晶体管在高电位作用下导通，在低电位作用下截止；P型晶体管在高电位作用下截止，在低电位作用下导通。

[0105] 需要说明的是本发明上述实施例中提到的开关晶体管的第一极可以为源极，第二极为漏极，或者第一极可以为漏极，第二极为源极，在此不做具体区分。

[0106] 下面结合电路时序图，对本发明实施例提供的上述栅极驱动电路的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。

[0107] 需要说明的是，下面的实施例均是以x＝4、节点控制端boot与下两级移位寄存器单元的输出端相连为例，即以栅极驱动电路中级联的N个移位寄存器单元对应的输出时序为图2c所示的时序为例进行说明的。且下面实施例仅是为了更好的解释本发明，但不限制本发明。

[0108] 实施例一、

[0109] 以图5a所示的缓冲单元为例，所有开关晶体管均为N型晶体管，对奇数级缓冲单元的工作过程作以描述，对应的输入输出时序如图5c所示，包括T1-T5五个阶段。其中在T1-T5阶段，第一参考电压端Vref1的信号为低电位信号，第二参考电压端Vref2的信号为高电位信号。

[0110] 在T1阶段，Input＝1，boot＝0，Reset＝0。

[0111] 由于Input＝1，第四开关晶体管M4导通，缓冲单元的输入端Input的高电位信号通过第四开关晶体管M4传输至第一节点A，第一节点A的电位为高电位，第三开关晶体管M3和第六开关晶体管M6导通，在第二参考电压端Vref2的控制下，第二开关晶体管M2导通，但是由于第三开关晶体管M3导通，因此第一参考电压端Vref1的低电位信号通过第三开关晶体管M3传输给第二节点B，第二节点B的电位为低电位，第一开关晶体管M1和第七开关晶体管M7截止；因为Reset＝0，第五开关晶体管M5截止；由于第六开关晶体管M6导通，第二参考电压端Vref2的高电位信号通过第六开关晶体管M6输出给缓冲单元的输出端Output，此阶段缓冲单元的输出端Output的电位为高电位。

[0112] 在T2阶段，Input＝1，boot＝1，Reset＝0。

[0113] 由于Input＝1，第四开关晶体管M4导通，第一节点A的电位仍为高电位，由于boot＝1，因此第一节点A的电位进一步被拉高，第三开关晶体管M3和第六开关晶体管M6导通，第一参考电压端Vref1的低电位信号通过第三开关晶体管M3传输给第二节点B，第二节点B的电位仍为低电位，第一开关晶体管M1和第七开关晶体管M7截止；因为Reset＝0，第五开关晶体管M5截止；由于第六开关晶体管M6导通，第二参考电压端Vref2的高电位信号通过第六开关晶体管M6输出给缓冲单元的输出端Output，此阶段缓冲单元的输出端Output的电位仍为高电位。

[0114] 在T3阶段，Input＝0，boot＝1，Reset＝0。

[0115] 由于Input＝0，第四开关晶体管M4截止；由于boot＝1，第一节点A仍保持为高电位，第三开关晶体管M3和第六开关晶体管M6导通，第一参考电压端Vref1的低电位信号通过第三开关晶体管M3传输给第二节点B，第二节点B的电位为低电位，第一开关晶体管M1和第七开关晶体管M7截止；由于Reset＝0，第五开关晶体管M5截止；由于第六开关晶体管M6导通，第二参考电压端Vref2的高电位信号通过第六开关晶体管M6输出给缓冲单元的输出端Output，此阶段缓冲单元的输出端Output的电位仍为高电位。

[0116] 在T4阶段，Input＝0，boot＝1，Reset＝1。

[0117] 由于Input＝0，第四开关晶体管M4截止，由于Reset＝1，第一参考电压端Vref1的低电位信号通过第五开关晶体管M5传输至第一节点A，第一节点A的电位为低电位，即使boot＝1，此阶段第一节点A的电位仍为低电位，第三开关晶体管M3和第六开关晶体管M6截止，在第二参考电压端Vref2的控制下，第二参考电压端Vref2的高电位信号通过第二开关晶体管M2传输给第二节点B，第二节点B的电位为高电位，第一开关晶体管M1和第七开关晶体管M7导通；第一参考电压端Vref1的低电位信号通过第七开关晶体管M7输出给缓冲单元的输出端Output，此阶段缓冲单元的输出端Output的电位为低电位。

[0118] 在T5阶段，Input＝0，boot＝0，Reset＝1。

[0119] 由于Input＝0，第四开关晶体管M4截止，由于Reset＝1，第一参考电压端Vref1的低电位信号通过第五开关晶体管M5传输至第一节点A，第一节点A的电位仍为低电位，第三开关晶体管M3和第六开关晶体管M6截止，第二参考电压端Vref2的高电位信号通过第二开关晶体管M2传输给第二节点B，第二节点B的电位为高电位，第一开关晶体管M1和第七开关晶体管M7导通；第一参考电压端Vref1的低电位信号通过第七开关晶体管M7输出至缓冲单元的输出端Output，缓冲单元的输出端Output的电位仍为低电位。

[0120] 之后Input、boot和Reset的电位都变为低电位，缓冲单元的输出端Output输出的电位保持为与T5阶段输出的电位相同的电位。

[0121] 实施例二、

[0122] 以图6a所示的缓冲单元为例，所有开关晶体管均为N型晶体管，对偶数级缓冲单元的工作过程作以描述，对应的输入输出时序如图6c所示，包括T1-T5五个阶段。其中在T1-T5阶段，第一参考电压端Vref1的信号为低电位信号，第二参考电压端Vref2和第三参考电压端Vref3的信号为高电位信号。

[0123] 在T1阶段，Input＝1，boot＝0，Reset＝0。

[0124] 由于Input＝1，第四开关晶体管M4导通，以及在第三参考电压端Vref3的控制下，缓冲单元的输入端Input的高电位信号通过第四开关晶体管M4和第八开关晶体管M8传输至第一节点A，第一节点A的电位为高电位，第三开关晶体管M3和第六开关晶体管M6导通，在第二参考电压端Vref2的控制下，第二开关晶体管M2导通，但是由于第三开关晶体管M3导通，因此第一参考电压端Vref1的低电位信号通过第三开关晶体管M3传输给第二节点B，第二节点B的电位为低电位，第一开关晶体管M1和第七开关晶体管M7截止；因为Reset＝0，第五开关晶体管M5截止；由于第六开关晶体管M6导通，第二参考电压端Vref2的高电位信号通过第六开关晶体管M6输出给缓冲单元的输出端Output，此阶段缓冲单元的输出端Output的电位为高电位。

[0125] 在T2阶段，Input＝1，boot＝1，Reset＝0。

[0126] 由于Input＝1，第四开关晶体管M4导通，第一节点A的电位仍为高电位，由于boot＝1，因此第一节点A的电位进一步被拉高，第三开关晶体管M3和第六开关晶体管M6导通，第一参考电压端Vref1的低电位信号通过第三开关晶体管M3传输给第二节点B，第二节点B的电位仍为低电位，第一开关晶体管M1和第七开关晶体管M7截止；因为Reset＝0，第五开关晶体管M5截止；由于第六开关晶体管M6导通，第二参考电压端Vref2的高电位信号通过第六开关晶体管M6输出给缓冲单元的输出端Output，此阶段缓冲单元的输出端Output的电位仍为高电位。

[0127] 在T3阶段，Input＝0，boot＝1，Reset＝0。

[0128] 由于Input＝0，第四开关晶体管M4截止；在第三参考电压端Vref3的控制下，缓冲单元的输入端Input的低电位信号通过第八开关晶体管M8传输至第一节点A，第一节点A为低电位，即使boot＝1，第一节点A的电位仍为低电位，第三开关晶体管M3和第六开关晶体管M6截止，第二参考电压端Vref2的高电位信号通过第二开关晶体管M2传输给第二节点B，第二节点B的电位为高电位，第一开关晶体管M1和第七开关晶体管M7导通；由于Reset＝0，第五开关晶体管M5截止；由于第七开关晶体管M7导通，第一参考电压端Vref1的低电位信号通过第七开关晶体管M7输出给缓冲单元的输出端Output，此阶段缓冲单元的输出端Output的电位为低电位。

[0129] 在T4阶段，Input＝0，boot＝1，Reset＝1。

[0130] 由于Input＝0，第四开关晶体管M4截止，由于Reset＝1，第一参考电压端Vref1的低电位信号通过第五开关晶体管M5传输至第一节点A，第一节点A的电位仍为低电位，即使boot＝1，此阶段第一节点A的电位仍为低电位，第三开关晶体管M3和第六开关晶体管M6截止，在第二参考电压端Vref2的控制下，第二参考电压端Vref2的高电位信号通过第二开关晶体管M2传输给第二节点B，第二节点B的电位为高电位，第一开关晶体管M1和第七开关晶体管M7导通；第一参考电压端Vref1的低电位信号通过第七开关晶体管M7输出给缓冲单元的输出端Output，此阶段缓冲单元的输出端Output的电位仍为低电位。

[0131] 在T5阶段，Input＝0，boot＝0，Reset＝1。

[0132] 由于Input＝0，第四开关晶体管M4截止，由于Reset＝1，第一参考电压端Vref1的低电位信号通过第五开关晶体管M5传输至第一节点A，第一节点A的电位仍为低电位，第三开关晶体管M3和第六开关晶体管M6截止，第二参考电压端Vref2的高电位信号通过第二开关晶体管M2传输给第二节点B，第二节点B的电位为高电位，第一开关晶体管M1和第七开关晶体管M7导通；第一参考电压端Vref1的低电位信号通过第七开关晶体管M7输出至缓冲单元的输出端Output，缓冲单元的输出端Output的电位仍为低电位。

[0133] 之后Input、boot和Reset的电位都变为低电位，缓冲单元的输出端Output输出的电位保持为与T5阶段输出的电位相同的电位。

[0134] 实施例三、

[0135] 以本发明实施例提供的整个栅极驱动电路为例，对栅极驱动电路的工作过程作以描述。

[0136] 该栅极驱动电路中级联的N个移位寄存器单元依次输出有效脉冲信号，而当栅极驱动电路需要工作在高清模式时，与各级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；即相当于各级移缓冲单元将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后复位，实现逐行扫描的功能。具体地，该栅极驱动电路中各级缓冲单元的输出端对应的输出时序如图7a所示，其中图7a仅示意例了第一级缓冲单元的输出端Output1至第六级缓冲单元的输出端Output6的信号，其它各级缓冲单元的输出端Output的信号以此类推。

[0137] 当栅极驱动电路需要工作在低功耗模式时，与各奇数级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；与各偶数级移位寄存器单元一一对应的缓冲单元用于在触控切换单元的控制下仅在对应级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号；即相当于各级移缓冲单元将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后被复位，而偶数级缓冲单元在触控单元的控制下输出的有效脉冲信号与相邻的上一级奇数级缓冲单元输出的效脉冲信号同时被复位，实现同时扫描两行的功能。具体地，该栅极驱动电路中实现同时扫描两行功能的各级缓冲单元的输出端对应的输出时序如图7b所示，其中图7b仅示意例了第一级缓冲单元的输出端Output1至第六级缓冲单元的输出端Output6的信号，其它各级缓冲单元的输出端Output的信号以此类推。

[0138] 本发明实施例三提供的栅极驱动电路的详细工作原理参见实施例一和实施例二的工作原理，在此不做赘述。

[0139] 基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的栅极驱动电路。该显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品的显示面板。该显示面板的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

[0140] 在具体实施时，本发明实施例提供的上述显示面板可以是液晶显示面板，也可以是有机电致发光显示面板，在此不作限定。

[0141] 基于同一发明构思，本发明实施例还提供了一种栅极驱动电路的驱动方法，包括：

[0142] 当需要工作在第一模式时，控制级联的N个移位寄存器单元依次输出有效脉冲信号，且与各级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；

[0143] 当需要工作在第二模式时，控制级联的N个移位寄存器单元依次输出有效脉冲信号；且与各奇数级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；与各偶数级移位寄存器单元一一对应的缓冲单元用于在触控切换单元的控制下仅在对应级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号。

[0144] 本发明实施例提供的一种栅极驱动电路、显示面板及栅极驱动电路的驱动方法，栅极驱动电路包括级联的N个移位寄存器单元，与各级移位寄存器单元一一对应的缓冲单元，以及与各偶数级移位寄存器单元对应的触控切换单元。该栅极驱动电路中级联的N个移位寄存器单元依次输出有效脉冲信号，而当栅极驱动电路需要工作在高清模式时，与各级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；即相当于各级移缓冲单元将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后复位，实现逐行扫描的功能。当栅极驱动电路需要工作在低功耗模式时，与各奇数级移位寄存器单元一一对应的缓冲单元在对应级移位寄存器单元的输出端输出有效脉冲信号时开始输出有效脉冲信号，直至其后的1+x级移位寄存器单元的输出端输出有效脉冲信号时结束；与各偶数级移位寄存器单元一一对应的缓冲单元用于在触控切换单元的控制下仅在对应级移位寄存器单元的输出端输出有效脉冲信号时输出有效脉冲信号；即相当于各级移缓冲单元将对应级移位寄存单元输出的效脉冲信号的维持时间延长1行后被复位，而偶数级缓冲单元在触控单元的控制下输出的有效脉冲信号与相邻的上一级奇数级缓冲单元输出的效脉冲信号同时被复位，实现同时扫描两行的功能。因此，本发明实施例提供的栅极驱动电路不需要对时钟控制器进行改变，GOA电路就可以实现分辨率的切换，从而可以降低显示面板的功耗。

[0145] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。