一种半导体器件及其制作方法和电子装置

摘要

本发明涉及一种半导体器件及其制作方法和电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有NMOS区域和PMOS区域，其中，在所述NMOS区域和所述PMOS区域上均形成有虚拟栅极以及填充所述虚拟栅极之间间隙的层间介电层，在所述PMOS区域上形成有图案化的硬掩膜层，以露出所述NMOS区域中的所述虚拟栅极；步骤S2：去除所述NMOS区域中露出的所述虚拟栅极，以形成NMOS虚拟开口；步骤S3：选用HBr、NF3和Ar的组合或者H2和Ar的组合进行过蚀刻，以完全去除所述虚拟栅极，并在所述过蚀刻之后选用Ar对所述虚拟开口侧壁上的残留物进行处理；步骤S4：重复所述步骤S3至少4次；步骤S5：去除所述虚拟开口侧壁上的所述残留物。

权利要求

1.一种半导体器件的制作方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有NMOS区域和PMOS区域，其中，在所述NMOS区域和所述PMOS区域上均形成有虚拟栅极以及填充所述虚拟栅极之间间隙的层间介电层，在所述PMOS区域上形成有图案化的硬掩膜层，以露出所述NMOS区域中的所述虚拟栅极；

步骤S2：去除所述NMOS区域中露出的所述虚拟栅极，以形成NMOS虚拟开口；

步骤S3：选用HBr、NF3和Ar的组合或者H2和Ar的组合进行过蚀刻，以完全去除所述虚拟栅极，并在所述过蚀刻之后选用Ar对所述虚拟开口侧壁上的残留物进行处理；

步骤S4：重复所述步骤S3至少4次；

步骤S5：去除所述虚拟开口侧壁上的所述残留物。

2.根据权利要求1所述的方法，其特征在于，所述步骤S1包括：步骤S11：提供半导体衬底，在所述半导体衬底上形成有NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上均形成所述虚拟栅极以及填充所述虚拟栅极之间间隙的所述层间介电层；

步骤S12：在所述层间介电层以及所述虚拟栅极上沉积形成SiO2层，以覆盖所述层间介电层和所述虚拟栅极的顶面；

步骤S13：去除所述PMOS区域中的所述虚拟栅极，以形成PMOS虚拟开口；

步骤S14：在所述PMOS虚拟开口中和所述SiO2层上沉积形成功函数金属层，以填满所述PMOS虚拟开口；

步骤S15：执行平坦化工艺，直至露出所述层间介电层；

步骤S16：在所述PMOS区域上形成图案化的所述硬掩膜层。

3.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，所述HBr、Ar和H2的气体流量均为100～800sccm，所述NF3的气体流量为10～50sccm。

4.根据权利要求1所述的方法，其特征在于，所述方法还包括步骤S6：执行蚀刻后处理工艺。

5.根据权利要求4所述的方法，其特征在于，所述蚀刻后处理工艺选用CF4和Ar。

6.根据权利要求1所述的方法，其特征在于，在所述步骤S5中选用N2去除所述残留物。

7.根据权利要求1所述的方法，其特征在于，在所述步骤S4中重复所述步骤S3的次数为

4-5次。

8.根据权利要求1所述的方法，其特征在于，所述步骤S3的处理时间为8-12S。

9.根据权利要求1所述的方法，其特征在于，在所述步骤S2中选用HBr、He和O2去除所述NMOS区域中露出的所述虚拟栅极。

10.一种采用权利要求1-9之一所述的方法制造的半导体器件。

11.一种电子装置，所述电子装置包括权利要求10所述的半导体器件。

说明书

一种半导体器件及其制作方法和电子装置

技术领域

[0001] 本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制作方法和电子装置。

背景技术

[0002] 随着微电子技术的迅速发展，微电子技术的核心--互补金属氧化物半导体(CMOS)技术已经成为现代电子产品的支撑技术。在半导体制造工艺中，可以使用各种材料作为互补金属氧化物半导体器件的栅电极和栅极电介质，传统的互补金属氧化物半导体器件通常由氮氧化硅(SiON)作为栅极介质层，采用掺杂的多晶硅作为栅电极材料。但是，随着集成电路制造工艺的不断进步，芯片集成度的不断提高，技术节点的降低，在尺寸改变的趋势中，先进的互补金属氧化物半导体器件越来越多的采用金属栅极材料代替传统的多晶硅材料，高k电介质代替氧化层材料，即采用高k电介质/金属栅极(HK/MG)结构代替栅氧化层/虚拟多晶硅栅极结构，以避免由虚拟多晶硅栅极引起的多晶硅耗尽效应、掺杂硼原子扩散和较高的栅极漏电等问题。

[0003] 目前常见的高k电介质/金属栅极的制造方法包括栅极在后(gate-last)工艺，其中，栅极在后工艺中虚拟多晶硅栅极的去除是关键的步骤之一。目前去除虚拟栅极的工艺中存在很多的问题：1)在干法蚀刻去除所述虚拟栅极的过程中会产生聚合物和/或副产物沉积在所述虚拟栅极开口的侧壁上，从而导致NMOS和PMOS更差的边界接触。因此，为了保持器件的性能，必须施加更大的电压，更严重的情况是如果所述NMOS和PMOS边界打开，将导致器件失效。2)在去除所述虚拟栅极过程中，层间介电层的损失成为一个主要的参数，干法蚀刻和湿法蚀刻会消耗层间介电层，其中，大量层间介电层的消耗会导致金属残留物、影响CMP的工艺窗口。

[0004] 现有技术中通过采用硬掩膜层的方法，以获得更好的线末端轮廓和CD LWR，但是在该过程中必须保持硬掩膜足够的过蚀刻，以防止虚拟栅极的残留，但是过度的过蚀刻会引起对PMOS器件的损坏以及更多的层间介电层的损失，层间介电层的损失还会引起NMOS和PMOS的短路。

[0005] 因此，需要对目前所述半导体器件的制备方法进行改进，以解决现有技术中存在的问题。

发明内容

[0006] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0007] 本发明为了克服目前存在问题，提供一种半导体器件的制作方法，包括：

[0008] 步骤S1：提供半导体衬底，在所述半导体衬底上形成有NMOS区域和PMOS区域，其中，在所述NMOS区域和所述PMOS区域上均形成有虚拟栅极以及填充所述虚拟栅极之间间隙的层间介电层，在所述PMOS区域上形成有图案化的硬掩膜层，以露出所述NMOS区域中的所述虚拟栅极；

[0009] 步骤S2：去除所述NMOS区域中露出的所述虚拟栅极，以形成NMOS虚拟开口；

[0010] 步骤S3：选用HBr、NF3和Ar的组合或者H2和Ar的组合进行过蚀刻，以完全去除所述虚拟栅极，并在所述过蚀刻之后选用Ar对所述虚拟开口侧壁上的残留物进行处理；

[0011] 步骤S4：重复所述步骤S3至少4次；

[0012] 步骤S5：去除所述虚拟开口侧壁上的所述残留物。

[0013] 可选地，所述步骤S1包括：

[0014] 步骤S11：提供半导体衬底，在所述半导体衬底上形成有NMOS区域和PMOS区域，在所述NMOS区域和所述PMOS区域上均形成所述虚拟栅极以及填充所述虚拟栅极之间间隙的所述层间介电层；

[0015] 步骤S12：在所述层间介电层以及所述虚拟栅极上沉积形成SiO2层，以覆盖所述层间介电层和所述虚拟栅极的顶面；

[0016] 步骤S13：去除所述PMOS区域中的所述虚拟栅极，以形成PMOS虚拟开口；

[0017] 步骤S14：在所述PMOS虚拟开口中和所述SiO2层上沉积形成功函数金属层，以填满所述PMOS虚拟开口；

[0018] 步骤S15：执行平坦化工艺，直至露出所述层间介电层；

[0019] 步骤S16：在所述PMOS区域上形成图案化的所述硬掩膜层。

[0020] 可选地，在所述步骤S3中，所述HBr、Ar和H2的气体流量均为100～800sccm，所述NF3的气体流量为10～50sccm。

[0021] 可选地，所述方法还包括步骤S6：执行蚀刻后处理工艺。

[0022] 可选地，所述蚀刻后处理工艺选用CF4和Ar。

[0023] 可选地，在所述步骤S5中选用N2去除所述残留物。

[0024] 可选地，在所述步骤S4中重复所述步骤S34-5次。

[0025] 可选地，所述步骤S3的处理时间为8-12S。

[0026] 可选地，在所述步骤S2中选用HBr、H2和O2去除所述NMOS区域中露出的所述虚拟栅极。

[0027] 本发明还提供了一种采用上述的方法制造的半导体器件。

[0028] 本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。

[0029] 本发明还提供一种采用上述方法制造的半导体器件。

[0030] 本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

[0031] 本发明为了解决层间介电层的损伤和蚀刻残留物、副产物的残留造成NMOS和PMOS边界不够清楚的问题，提供一种新的半导体器件的制备方法，所述方法在蚀刻去除所述虚拟栅极之后的过蚀刻过程中选用HBr、NF3和Ar的组合或者H2和Ar的组合进行过蚀刻，以完全去除所述虚拟栅极，并在所述过蚀刻之后选用Ar对所述虚拟开口侧壁上的残留物进行处理，并且重复该步骤4-5次，不仅能够更好地去除残留物，还可以减小层间介电层的损失，同时可以获得更加干净的NMOS和PMOS边界，进一步提高半导体器件的性能和良率。

附图说明

[0032] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

[0033] 图1为根据本发明一个实施方式制作所述半导体器件的的工艺流程图；

[0034] 图2为根据本发明另一个实施方式制作所述半导体器件的的工艺流程图。

具体实施方式

[0035] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0036] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0037] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

[0038] 空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

[0039] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0040] 这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

[0041] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0042] 实施例一

[0043] 下面结合附图对本发明所述方法进行说明，其中，图1为根据本发明一个实施方式制作所述半导体器件的的工艺流程图。

[0044] 首先，执行步骤101，提供半导体衬底，在所述半导体衬底上形成有NMOS区域和PMOS区域，其中，所述NMOS区域和所述PMOS区域上均形成有虚拟栅极以及填充所述虚拟栅极之间间隙的层间介电层，在所述PMOS区域上形成有图案化的硬掩膜层，以露出所述NMOS区域中的所述虚拟栅极。

[0045] 具体地，提供半导体衬底，所述半导体衬底可包括任何半导体材料，所述半导体的材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体

[0046] 所述半导体衬底还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。所述半导体衬底200包括各种隔离结构，例如浅沟槽绝缘。

[0047] 在所述半导体衬底包括NMOS区域和PMOS区域，该NMOS区域具有形成在均匀掺杂的沟道区上的NMOS虚拟栅极堆叠结构，PMOS区域具有形成在均匀掺杂的沟道区上的PMOS虚拟栅极堆叠结构。

[0048] 所述NMOS虚拟栅极堆叠结构包括高k电介质层(未示出)、阻挡层(未示出)和NMOS虚拟栅极，在所述NMOS虚拟栅极堆叠结构的两侧形成有栅极间隙壁(未示出)。所述PMOS虚拟栅极堆叠结构包括高k电介质层(未示出)、阻挡层(未示出)和PMOS虚拟栅极，在所述PMOS虚拟栅极堆叠结构的两侧形成有栅极间隙壁(未示出)。

[0049] 其中，所述高k介质层的材料可以选择高k材料，沉积方式可以通过化学气相沉积(CVD)或原子层沉积(ALD)的方式。材料可以是铪氧化硅(HfSiO)、铪氮氧化硅(HfSiON)、铪氧化钽(HfTaO)、铪氧化锆(HfZrO)中的一种或者它们的任意组合，还可以是钙钛矿型材料。阻挡层沉积方式可以通过ALD、CVD、物理气相沉积(PVD)、溅射等其它方法，所述阻挡层材料优选氮化钛，厚度范围10～20埃

[0050] 在本发明的一具体实施方式中，所述NMOS虚拟栅极和所述PMOS虚拟栅极的形成方法可选用低压化学气相淀积(LPCVD)工艺，所述NMOS虚拟栅极和所述PMOS虚拟栅极的材料为多晶硅。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。

[0051] 所述栅极间隙壁的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为优选，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一但氧化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。还可以选用本领域常用的栅极间隙壁的材料以及形成方法，在此不再赘述。

[0052] 示例性地，在所述NMOS虚拟栅极和所述PMOS虚拟栅极的两侧的所述半导体衬底中形成有源/漏极。

[0053] 接着，在所述半导体衬底上形成层间介电层(ILD)。层间介电层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)或者碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可以采用热化学气相沉积方法、等离子体工艺。所述层间介电层的形成可以选用本领域常用方法，在此不再赘述。

[0054] 示例性地，对所述层间介电层进行平坦化工艺，以去除所述层间介质层高出所述NMOS虚拟栅极和所述PMOS虚拟栅极的部分，换而言之，对所述层间介电层进行平坦化工艺，以使所述层间介电层环绕所述NMOS虚拟栅极和所述PMOS虚拟栅极并露出所述所述NMOS虚拟栅极和所述PMOS虚拟栅极顶面。

[0055] 然后，蚀刻去除所述PMOS区域中的所述PMOS虚拟栅极，以形成PMOS虚拟开口。在本发明的一具体实施方式中，在所述层间介电层上形成覆盖层，覆盖层覆盖所述NMOS区域露出所述PMOS区域，可以采用本领域常用的各种合适材料作为上述覆盖层，例如氮化硅，上述覆盖层也可以采用光致抗蚀剂。作为一个实例，在所述层间介电层上形成图案化的光致抗蚀剂层以覆盖所述NOMS区域露出所述PMOS区域。

[0056] 蚀刻去除所述PMOS区域中的所述PMOS虚拟栅极，以在所述PMOS虚拟栅极原有位置形成PMOS虚拟开口，可以采用干法蚀刻去除所述PMOS虚拟栅极，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法蚀刻去除所述PMOS虚拟栅极之后，可执行一软湿法清洗(soft WET)步骤以去除所述PMOS虚拟栅极中的残余物。或者，可以采用湿法蚀刻去除所述PMOS虚拟栅极，湿蚀刻法可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用部分干法部分湿法蚀刻。

[0057] 然后，在PMOS区域中的所述虚拟开口中和所述层间介电层上沉积形成功函数金属层，所述功函数金属层填满所述虚拟开口。所述功函数金属层的材料包括铜、铝、TiN或TaN等，作为优选，所述功函数金属层的材料为铜，所述功函数金属层具有压缩应力。所述功函数金属层形成方法可以是CVD或PVD。所述功函数金属层还可以选用本领域常用的金属材料以及形成方法，在此不再赘述。

[0058] 接着，采用平坦化工艺处理所述功函数金属层直至露出所述层间介电层。换而言之，采用平坦化工艺去除所述功函数金属层高出所述层间介电层的部分。

[0059] 在本发明的一具体实施例中，执行平坦化工艺，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨(CMP)平坦化方法。化学机械研磨平坦化方法更常用。

[0060] 在所述半导体衬底上沉积形成硬掩膜层，所述硬掩膜层的材料包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。形成所述硬掩膜层的方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。

[0061] 在本发明的一具体实施例中，所述硬掩膜层的材料为TiN。所述硬掩膜层可以选用本领域常用的材料以及形成方法，在此不再赘述。

[0062] 接着，蚀刻硬掩膜层以使所述硬掩膜层覆盖PMOS区域露出NMOS区域。

[0063] 先采用光刻工艺在所述硬掩膜层上形成图案化的光致抗蚀剂层以覆盖所述PMOS区域露出所述NMOS区域。在所述硬膜层上形成覆盖所述PMOS区域露出所述NMOS区域的图案化覆盖层可以选用本领域常用的材料以及形成方法，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述材料和制备方法。

[0064] 接着，根据图案化的致抗蚀剂层蚀刻所述金属硬掩膜层，以在所述硬掩膜层中形成开口。可以采用干法蚀刻，例如等离子体蚀刻，蚀刻气体包括氯化硼、氯气，和一些添加气体如氮气、氩气。所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)，反应室内压力可为5～20毫托(mTorr)，如15mTorr。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。

[0065] 继续对所述硬掩膜层进行蚀刻，以使所述硬掩膜层205覆盖所述PMOS区域露出所述NMOS区域。可以选择本领域常用的终点蚀刻方法，在此不再赘述。

[0066] 执行步骤102，去除所述NMOS区域中露出的所述虚拟栅极，以形成NMOS虚拟开口。

[0067] 具体地，根据图案化的所述硬掩膜层蚀刻去除所述NMOS区域中的NMOS虚拟栅极。

[0068] 根据图案化的所述硬掩膜层蚀刻去除所述NMOS区域中的所述NMOS虚拟栅极，在所述NMOS虚拟栅极202原有位置形成NMOS虚拟开口。

[0069] 在本发明一具体实施例中，所述多晶硅蚀刻可以采用干法蚀刻，例如反应离子蚀刻、离子束蚀刻、等离子蚀刻、激光烧蚀或者这些方法的任意组合。可以使用单一的蚀刻方法，或者也可以使用多于一个的蚀刻方法。最好通过一个或者多个RIE步骤进行干法蚀刻。

[0070] 通常采用蚀刻气体包括NF3、HBr、Cl2、CH2F2、O2的一种或者几种气体，和一些添加气体如氮气、氩气。所述蚀刻气体的流量范围可为0～150立方厘米/分钟(sccm)，反应室内压力可为3～50毫托(mTorr)，在射频功率为600W～1500W的条件下进行等离子体蚀刻。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法，在此不详细赘述。

[0071] 在该实施例中，选用HBr、H2和O2去除所述NMOS区域中露出的所述虚拟栅极。

[0072] 示例性地，所述多晶硅蚀刻工艺的执行时间为15s至25s，所述多晶硅终点蚀刻工艺的执行时间为10s至20s。

[0073] 执行步骤103，选用HBr、NF3和Ar的组合进行过蚀刻，以完全去除所述虚拟栅极，并在所述过蚀刻之后选用Ar对所述虚拟开口侧壁上的残留物进行处理。

[0074] 具体地，在该步骤中为了完全去除所述虚拟栅极，需要以所述掩膜层为掩膜进行过蚀刻，在该步骤中HBr、NF3和Ar的组合进行所述过蚀刻，同时为了避免层间介电层的大量损失，在每一次过蚀刻步骤之后执行Ar处理步骤，通过所述处理可以使所述虚拟开口中的残留物或副产物更加容易去除，而且还可以使NMOS和PMOS的边界更加清晰。

[0075] 可选地，在该步骤中所述过蚀刻和所述Ar处理的时间为8-12S，例如可以选用10s。

[0076] 可选地，在该步骤中重复所述过蚀刻和所述Ar处理4-5次，并且是在每一次过蚀刻之后接着进行所述Ar处理。

[0077] 可选地，在该步骤中，所述HBr、Ar的气体流量均为100～800sccm，所述NF3的气体流量为10～50sccm。

[0078] 执行步骤104，去除所述虚拟开口侧壁上的所述残留物。

[0079] 可选地，在该步骤中选用N2去除所述残留物。

[0080] 执行步骤105，执行蚀刻后处理工艺(PET)。

[0081] 执行蚀刻后处理工艺，所述蚀刻后处理工艺使用的气体包括CF4和Ar的混合气体，以减少芯片的处理时间和保持所述硬掩膜层界面层的清洁。

[0082] 本发明为了解决层间介电层的损伤和蚀刻残留物、副产物的残留造成NMOS和PMOS边界存在的界面问题，提供一种新的半导体器件的制备方法，所述方法在蚀刻去除所述虚拟栅极之后的过蚀刻过程中选用HBr、NF3和Ar的组合进行过蚀刻，以完全去除所述虚拟栅极，并在所述过蚀刻之后选用Ar对所述虚拟开口侧壁上的残留物进行处理，并且重复该步骤4-5次，不仅能够更好地去除残留物，还可以减小层间介电层的损失，同时可以获得更加干净的NMOS和PMOS边界，进一步提高半导体器件的性能和良率。

[0083] 实施例二

[0084] 下面结合附图对本发明所述方法进行说明，其中，图2为根据本发明一个实施方式制作所述半导体器件的的工艺流程图。

[0085] 首先，执行步骤101，提供半导体衬底，在所述半导体衬底上形成有NMOS区域和PMOS区域，其中，所述NMOS区域和所述PMOS区域上均形成有虚拟栅极以及填充所述虚拟栅极之间间隙的层间介电层，在所述NMOS区域和所述PMOS区域上形成有图案化的硬掩膜层，以露出所述NMOS区域中的所述虚拟栅极。

[0086] 具体地，提供半导体衬底，所述半导体衬底可包括任何半导体材料，所述半导体的材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体

[0087] 所述半导体衬底还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe(SGOI)的分层半导体。所述半导体衬底200包括各种隔离结构，例如浅沟槽绝缘。

[0088] 在所述半导体衬底包括NMOS区域和PMOS区域，该NMOS区域具有形成在均匀掺杂的沟道区上的NMOS虚拟栅极堆叠结构，PMOS区域具有形成在均匀掺杂的沟道区上的PMOS虚拟栅极堆叠结构。

[0089] 所述NMOS虚拟栅极堆叠结构包括高k电介质层(未示出)、阻挡层(未示出)和NMOS虚拟栅极，在所述NMOS虚拟栅极堆叠结构的两侧形成有栅极间隙壁(未示出)。所述PMOS虚拟栅极堆叠结构包括高k电介质层(未示出)、阻挡层(未示出)和PMOS虚拟栅极，在所述PMOS虚拟栅极堆叠结构的两侧形成有栅极间隙壁(未示出)。

[0090] 其中，所述高k介质层的材料可以选择高k材料，沉积方式可以通过化学气相沉积(CVD)或原子层沉积(ALD)的方式。材料可以是铪氧化硅(HfSiO)、铪氮氧化硅(HfSiON)、铪氧化钽(HfTaO)、铪氧化锆(HfZrO)中的一种或者它们的任意组合，还可以是钙钛矿型材料。阻挡层沉积方式可以通过ALD、CVD、物理气相沉积(PVD)、溅射等其它方法，所述阻挡层材料优选氮化钛，厚度范围10～20埃

[0091] 在本发明的一具体实施方式中，所述NMOS虚拟栅极和所述PMOS虚拟栅极的形成方法可选用低压化学气相淀积(LPCVD)工艺，所述NMOS虚拟栅极和所述PMOS虚拟栅极的材料为多晶硅。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。

[0092] 所述栅极间隙壁的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为优选，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一但氧化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。还可以选用本领域常用的栅极间隙壁的材料以及形成方法，在此不再赘述。

[0093] 示例性地，在所述NMOS虚拟栅极和所述PMOS虚拟栅极的两侧的所述半导体衬底中形成有源/漏极。

[0094] 接着，在所述半导体衬底上形成层间介电层(ILD)。层间介电层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)或者碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。可以采用热化学气相沉积方法、等离子体工艺。所述层间介电层的形成可以选用本领域常用方法，在此不再赘述。

[0095] 示例性地，对所述层间介电层进行平坦化工艺，以去除所述层间介质层高出所述NMOS虚拟栅极和所述PMOS虚拟栅极的部分，换而言之，对所述层间介电层进行平坦化工艺，以使所述层间介电层环绕所述NMOS虚拟栅极和所述PMOS虚拟栅极并露出所述所述NMOS虚拟栅极和所述PMOS虚拟栅极顶面。

[0096] 然后，蚀刻去除所述PMOS区域中的所述PMOS虚拟栅极，以形成PMOS虚拟开口。在本发明的一具体实施方式中，在所述层间介电层上形成覆盖层，覆盖层覆盖所述NMOS区域露出所述PMOS区域，可以采用本领域常用的各种合适材料作为上述覆盖层，例如氮化硅，上述覆盖层也可以采用光致抗蚀剂。作为一个实例，在所述层间介电层上形成图案化的光致抗蚀剂层以覆盖所述NOMS区域露出所述PMOS区域。

[0097] 蚀刻去除所述PMOS区域中的所述PMOS虚拟栅极，以在所述PMOS虚拟栅极原有位置形成PMOS虚拟开口，可以采用干法蚀刻去除所述PMOS虚拟栅极，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法蚀刻去除所述PMOS虚拟栅极之后，可执行一软湿法清洗(soft WET)步骤以去除所述PMOS虚拟栅极中的残余物。或者，可以采用湿法蚀刻去除所述PMOS虚拟栅极，湿蚀刻法可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。或者，可以采用部分干法部分湿法蚀刻。

[0098] 然后，在PMOS区域中的所述虚拟开口中和所述层间介电层上沉积形成功函数金属层，所述功函数金属层填满所述虚拟开口。所述功函数金属层的材料包括铜、铝、TiN或TaN等，作为优选，所述功函数金属层的材料为铜，所述功函数金属层具有压缩应力。所述功函数金属层形成方法可以是CVD或PVD。所述功函数金属层还可以选用本领域常用的金属材料以及形成方法，在此不再赘述。

[0099] 接着，采用平坦化工艺处理所述功函数金属层直至露出所述层间介电层。换而言之，采用平坦化工艺去除所述功函数金属层高出所述层间介电层的部分。

[0100] 在本发明的一具体实施例中，执行平坦化工艺，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨(CMP)平坦化方法。化学机械研磨平坦化方法更常用。

[0101] 在所述半导体衬底上沉积形成硬掩膜层，所述硬掩膜层的材料包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。形成所述硬掩膜层的方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。

[0102] 在本发明的一具体实施例中，所述硬掩膜层的材料为TiN。所述硬掩膜层可以选用本领域常用的材料以及形成方法，在此不再赘述。

[0103] 接着，蚀刻硬掩膜层以使所述硬掩膜层覆盖PMOS区域露出NMOS区域。

[0104] 先采用光刻工艺在所述硬掩膜层上形成图案化的光致抗蚀剂层以覆盖所述PMOS区域露出所述NMOS区域。在所述硬膜层上形成覆盖所述PMOS区域露出所述NMOS区域的图案化覆盖层可以选用本领域常用的材料以及形成方法，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述材料和制备方法。

[0105] 接着，根据图案化的致抗蚀剂层蚀刻所述金属硬掩膜层，以在所述硬掩膜层中形成开口。可以采用干法蚀刻，例如等离子体蚀刻，蚀刻气体包括氯化硼、氯气，和一些添加气体如氮气、氩气。所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)，反应室内压力可为5～20毫托(mTorr)，如15mTorr。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法。

[0106] 继续对所述硬掩膜层进行蚀刻，以使所述硬掩膜层205覆盖所述PMOS区域露出所述NMOS区域。可以选择本领域常用的终点蚀刻方法，在此不再赘述。

[0107] 执行步骤102，去除所述NMOS区域中露出的所述虚拟栅极，以形成NMOS虚拟开口。

[0108] 具体地，根据图案化的所述硬掩膜层蚀刻去除所述NMOS区域中的NMOS虚拟栅极。

[0109] 根据图案化的所述硬掩膜层蚀刻去除所述NMOS区域中的所述NMOS虚拟栅极，在所述NMOS虚拟栅极202原有位置形成NMOS虚拟开口。

[0110] 在本发明一具体实施例中，所述多晶硅蚀刻可以采用干法蚀刻，例如反应离子蚀刻、离子束蚀刻、等离子蚀刻、激光烧蚀或者这些方法的任意组合。可以使用单一的蚀刻方法，或者也可以使用多于一个的蚀刻方法。最好通过一个或者多个RIE步骤进行干法蚀刻。

[0111] 通常采用蚀刻气体包括NF3、HBr、Cl2、CH2F2、O2的一种或者几种气体，和一些添加气体如氮气、氩气。所述蚀刻气体的流量范围可为0～150立方厘米/分钟(sccm)，反应室内压力可为3～50毫托(mTorr)，在射频功率为600W～1500W的条件下进行等离子体蚀刻。需要说明的是，上述实施例仅用于更加清楚地说明本发明的实施方案，并不局限于上述数值范围和制备方法，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法，在此不详细赘述。

[0112] 在该实施例中，选用HBr、H2和O2去除所述NMOS区域中露出的所述虚拟栅极。

[0113] 示例性地，所述多晶硅蚀刻工艺的执行时间为15s至25s，所述多晶硅终点蚀刻工艺的执行时间为10s至20s。

[0114] 执行步骤103，选用H2和Ar的组合进行过蚀刻，以完全去除所述虚拟栅极，并在所述过蚀刻之后选用Ar对所述虚拟开口侧壁上的残留物进行处理。

[0115] 具体地，在该步骤中为了完全去除所述虚拟栅极，需要以所述掩膜层为掩膜进行过蚀刻，在该步骤中H2和Ar的组合进行所述过蚀刻，同时为了避免层间介电层的大量损失，在每一次过蚀刻步骤之后执行Ar处理步骤，通过所述处理可以使所述虚拟开口中的残留物或副产物更加容易去除，而且还可以使NMOS和PMOS的边界更加清晰。

[0116] 可选地，在该步骤中所述过蚀刻和所述Ar处理的时间为8-12S，例如可以选用10s。

[0117] 可选地，在该步骤中重复所述过蚀刻和所述Ar处理4-5次，并且是在每一次过蚀刻之后接着进行所述Ar处理。

[0118] 可选地，在该步骤中，所述H2的气体流量均为100～800sccm，所述NF3的气体流量为10～50sccm。

[0119] 执行步骤104，去除所述虚拟开口侧壁上的所述残留物。

[0120] 可选地，在该步骤中选用N2去除所述残留物。

[0121] 执行步骤105，执行蚀刻后处理工艺(PET)。

[0122] 执行蚀刻后处理工艺，所述蚀刻后处理工艺使用的气体包括CF4和Ar的混合气体，以减少芯片的处理时间和保持所述硬掩膜层界面层的清洁。

[0123] 本发明为了解决层间介电层的损伤和蚀刻残留物、副产物的残留造成NMOS和PMOS边界存在界面层的问题，提供一种新的半导体器件的制备方法，所述方法在蚀刻去除所述虚拟栅极之后的过蚀刻过程中选用H2和Ar的组合进行过蚀刻，以完全去除所述虚拟栅极，并在所述过蚀刻之后选用Ar对所述虚拟开口侧壁上的残留物进行处理，并且重复该步骤4-5次，不仅能够更好地去除残留物，还可以减小层间介电层的损失，同时可以获得更加干净的NMOS和PMOS边界，进一步提高半导体器件的性能和良率。

[0124] 实施例三

[0125] 本发明还提供了一种半导体器件，所述半导体器件通过实施例一和实施例二中的所述方法制备得到，通过所述方法制备到的半导体器件避免了层间介电层的损失，提高了NMOS和PMOS的边界性能，进一步提高了半导体器件的性能和良率。

[0126] 实施例四

[0127] 本发明另外还提供一种电子装置，其包括前述的半导体器件。或其包括采用实施例一和实施例二中的所述方法制作获得的半导体器件。

[0128] 由于包括的半导体器件具有更高的性能，该电子装置同样具有上述优点。

[0129] 所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

[0130] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。