一种3D NAND存储器件及其制造方法、封装方法

摘要

本发明提供了一种3D NAND存储器件及其制造方法、封装方法，通过绝缘环将环内和环外的堆叠层隔离开，绝缘环内仍为氧化物层和氮化物层的堆叠，绝缘环外为氧化物层和金属层的堆叠，绝缘环内的氧化物层和氮化物层的堆叠易于贯通接触孔的形成，而绝缘环外金属层保证了存储阵列字线的电连接，这种结构的贯通接触孔便于实现存储器件同CMOS芯片的连接，且易于同现有的工艺集成，特别是当堆叠层的厚度不断增加后，无需刻蚀金属堆叠来形成贯通接触孔，利于工艺的实现和集成度的不断提高。

权利要求

1.一种3D NAND存储器件，其特征在于，包括：

基底；

所述基底上的堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域；其中，所述第二区域位于所述第一区域和第三区域之间，所述第二区域中形成有贯通的绝缘环，所述绝缘环内的堆叠层为相互间隔堆叠的氧化物层和氮化物层，所述绝缘环内的堆叠层中形成有贯通接触孔；

所述绝缘环外的第二区域以及第一区域、第三区域的堆叠层为相互间隔堆叠的氧化物层和金属层，堆叠层中的顶层金属层为顶层选择栅，所述第一区域和第三区域中形成有用于形成存储器件的沟道孔；

设置在绝缘环外的栅线缝隙。

2.根据权利要求1所述的存储器件，其特征在于，所述堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域，所述第四区域和第五区域的堆叠层为相互间隔堆叠的氧化物层和金属层且上两层金属层为顶层金属层阶梯结构；

第一区域、第四区域以及第三区域、第五区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；

通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

3.根据权利要求1所述的存储器件，其特征在于，第一区域以及第三区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为堆叠层的阶梯结构，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

4.根据权利要求1所述的存储器件，其特征在于，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。

5.根据权利要求1所述的存储器件，其特征在于，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。

6.根据权利要求1所述的存储器件其特征在于，所述绝缘环之外的第二区域的堆叠层中形成有伪沟道孔。

7.根据权利要求1-6中任一项所述的存储器件，其特征在于，所述基底为第一衬底，所述第一衬底的背面设置有贯通第一衬底且与贯通接触孔连接的第一互联结构。

8.根据权利要求7所述的存储器件，其特征在于，还包括第二衬底，第二衬底中形成了CMOS器件电路以及键合层，所述第二衬底的键合层朝向第一衬底的正面，所述键合层将所述第一衬底和第二衬底粘合。

9.根据权利要求8所述的存储器件，其特征在于，在对应于存储区域的第一衬底的背面上形成有第一互联结构的衬垫。

10.根据权利要求1-6中任一项所述的存储器件，其特征在于，所述基底包括第三衬底及第三衬底之上的外延衬底，第三衬底中形成了CMOS器件电路以及第二互联结构，所述贯通接触孔进一步贯穿外延衬底至第三衬底中的第二互联结构。

11.一种3D NAND存储器件的制造方法，其特征在于，包括：

提供基底；

在所述基底上形成堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域，所述堆叠层为相互间隔堆叠的氧化物层和氮化物层；

在所述堆叠层的两侧形成堆叠层的阶梯结构；

分别在所述第一区域、第三区域的堆叠层中形成沟道孔以及在所述第二区域的堆叠层中形成贯通的绝缘环；

形成栅线缝隙，通过所述栅线缝隙将绝缘环之外的堆叠层中的氮化物层置换为金属层，同时，栅线缝隙中填满金属层，堆叠层中的顶层金属层为顶层选择栅；

在绝缘环内的堆叠层中形成贯通接触孔。

12.根据权利要求11所述的制造方法，其特征在于，所述堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域；第一区域、第四区域以及第三区域、第五区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；则，在所述堆叠层的两侧形成堆叠层的阶梯结构的同时，还包括：

将第四区域和第五区域的堆叠层中的上两层氧化物层和氮化物层靠近绝缘环的一侧形成阶梯结构；则，在通过所述栅线缝隙将绝缘环之外的堆叠层中的氮化物层置换为金属层的步骤中，在第四区域和第五区域形成顶层金属层阶梯结构，通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

13.根据权利要求11所述的制造方法，其特征在于，第一区域以及第三区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为堆叠层的阶梯结构，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

14.根据权利要求11所述的制造方法，其特征在于，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。

15.根据权利要求11所述的制造方法，其特征在于，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。

16.根据权利要求11所述的制造方法，其特征在于，在所述第一区域、第三区域的堆叠层中形成沟道孔的步骤中，还包括：在所述绝缘环之外的第二区域的堆叠层中形成伪沟道孔。

17.根据权利要求16所述的制造方法，其特征在于，分别在所述第一区域、第三区域的堆叠层中形成沟道孔以及在所述第二区域的堆叠层中形成贯通的绝缘环的步骤包括：同时在第一区域、第三区域的堆叠中形成沟道通孔以及在第二区域的堆叠层中形成通孔环以及通孔环之外的第二区域的堆叠层中形成伪沟道通孔，并分别进行沟道通孔、伪沟道通孔及通孔环的填充，以分别形成沟道孔、伪沟道通孔和绝缘环。

18.根据权利要求11-17中任一项所述的制造方法，其特征在于，所述基底为第一衬底，还包括：从所述第一衬底的背面形成贯通第一衬底且与贯通接触孔连接的第一互联结构。

19.根据权利要求11-17中任一项所述的制造方法，其特征在于，所述基底包括第三衬底和第三衬底上的外延衬底，与绝缘环内的区域对应的外延衬底的区域设置有开口，开口中填充有介质材料，第三衬底中形成了CMOS器件电路以及第二互联结构，形成贯通接触孔的步骤包括：形成贯穿绝缘环内的堆叠层以及外延衬底开口中的介质材料直至第三衬底中的互联结构的贯通接触孔。

20.一种3D NAND存储器件结构的封装方法，其特征在于，包括：

提供如权利要求1-6中任一项所述的3D NAND存储器件，基底为第一衬底；

提供第二衬底，第二衬底中形成了CMOS器件电路以及键合层；

将所述第二衬底的键合层朝向第一衬底的正面，通过所述键合层将所述第一衬底和第二衬底粘合。

21.根据权利要求20所述的封装方法，其特征在于，还包括：

在所述第一衬底的背面形成贯通第一衬底且与贯通接触孔连接的第一互联结构。

22.根据权利要求21所述的封装方法，其特征在于，还包括：

在对应于存储区域的第一衬底的背面上形成第一互联结构的衬垫。

说明书

一种3D NAND存储器件及其制造方法、封装方法

技术领域

[0001] 本发明涉及闪存存储器领域，尤其涉及一种3D NAND存储器件及其制造方法、封装方法。

背景技术

[0002] NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。

[0003] 在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起，目前，是分别采用不同的工艺形成3D NAND存储器阵列和外围电路，再通过穿过
3D NAND存储器阵列的通孔将二者电连接在一起。3D NAND存储器阵列中的堆叠主要采用OPOP结构，即多晶硅(poly)和氧化物(oxide)依次层叠的结构，随着存储容量需求的不断提高，OPOP结构堆叠的层数不断增多，这对通孔的形成提出很大的挑战。

发明内容

[0004] 有鉴于此，本发明的第一方面提供了一种3D NAND存储器件，在存储阵列内设置贯通接触孔，便于同CMOS芯片的连接，且易于集成。

[0005] 为解决上述问题，本发明实施例提供了一种3D NAND存储器件，包括：

[0006] 基底；

[0007] 所述基底上的堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域；其中，

[0008] 所述第二区域位于所述第一区域和第三区域之间，所述第二区域中形成有贯通的绝缘环，所述绝缘环内的堆叠层为相互间隔堆叠的氧化物层和氮化物层，所述绝缘环内的堆叠层中形成有贯通接触孔；

[0009] 所述绝缘环外的第二区域以及第一区域、第三区域的堆叠层为相互间隔堆叠的氧化物层和金属层，堆叠层中的顶层金属层为顶层选择栅，所述第一区域和第三区域中形成有用于形成存储器件的沟道孔；

[0010] 设置在绝缘环外的栅线缝隙。

[0011] 可选地，所述堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域，所述第四区域和第五区域的堆叠层为相互间隔堆叠的氧化物层和金属层且上两层金属层为顶层金属层阶梯结构；

[0012] 第一区域、第四区域以及第三区域、第五区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；

[0013] 通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

[0014] 可选地，第一区域以及第三区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为堆叠层的阶梯结构，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

[0015] 可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。

[0016] 可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。

[0017] 可选地，所述绝缘环之外的第二区域的堆叠层中形成有伪沟道孔。

[0018] 可选地，所述基底为第一衬底，所述第一衬底的背面设置有贯通第一衬底且与贯通接触孔连接的第一互联结构。

[0019] 可选地，还包括第二衬底，第二衬底中形成了CMOS器件电路以及键合层，所述第二衬底的键合层朝向第一衬底的正面，所述键合层将所述第一衬底和第二衬底粘合。

[0020] 可选地，在对应于存储区域的第一衬底的背面上形成有第一互联结构的衬垫。

[0021] 可选地，所述基底包括第三衬底及第三衬底之上的外延衬底，第三衬底中形成了CMOS器件电路以及第二互联结构，所述贯通接触孔进一步贯穿外延衬底至第三衬底中的第二互联结构。

[0022] 此外，本发明还提供了一种3D NAND存储器件的制造方法，包括：

[0023] 提供基底；

[0024] 在所述基底上形成堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域，所述堆叠层为相互间隔堆叠的氧化物层和氮化物层；

[0025] 在所述堆叠层的两侧形成堆叠层的阶梯结构；

[0026] 分别在所述第一区域、第三区域的堆叠层中形成沟道孔以及在所述第二区域的堆叠层中形成贯通的绝缘环；

[0027] 形成栅线缝隙，通过所述栅线缝隙将绝缘环之外的堆叠层中的氮化物层置换为金属层，同时，栅线缝隙中填满金属层，堆叠层中的顶层金属层为顶层选择栅；

[0028] 在绝缘环内的堆叠层中形成贯通接触孔。

[0029] 可选地，所述堆叠层还包括位于所述第一区域和第二区域之间的第四区域，以及位于所述第二区域和第三区域之间的第五区域；第一区域、第四区域以及第三区域、第五区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；则，[0030] 在所述堆叠层的两侧形成堆叠层的阶梯结构的同时，还包括：

[0031] 将第四区域和第五区域的堆叠层中的上两层氧化物层和氮化物层靠近绝缘环的一侧形成阶梯结构；则，

[0032] 在通过所述栅线缝隙将绝缘环之外的堆叠层中的氮化物层置换为金属层的步骤中，在第四区域和第五区域形成顶层金属层阶梯结构，通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

[0033] 可选地，第一区域以及第三区域的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙之外的区域；所述第一区域和第三区域的外侧为堆叠层的阶梯结构，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

[0034] 可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间的第二区域中，所述相互平行的相邻的栅线缝隙连续贯穿第一区域、第二区域和第三区域。

[0035] 可选地，所述绝缘环设置于相互平行的相邻的栅线缝隙之间，所述相互平行的相邻的栅线缝隙穿过第一区域、第二区域和第三区域，且至少有一条栅线缝隙在第二区域处具有间断区。

[0036] 可选地，在所述第一区域、第三区域的堆叠层中形成沟道孔的步骤中，还包括：

[0037] 在所述绝缘环之外的第二区域的堆叠层中形成伪沟道孔。

[0038] 可选地，分别在所述第一区域、第三区域的堆叠层中形成沟道孔以及在所述第二区域的堆叠层中形成贯通的绝缘环的步骤包括：

[0039] 同时在第一区域、第三区域的堆叠中形成沟道通孔以及在第二区域的堆叠层中形成通孔环以及通孔环之外的第二区域的堆叠层中形成伪沟道通孔，并分别进行沟道通孔、伪沟道通孔及通孔环的填充，以分别形成沟道孔、伪沟道通孔和绝缘环。

[0040] 可选地，所述基底为第一衬底，还包括：

[0041] 从所述第一衬底的背面形成贯通第一衬底且与贯通接触孔连接的第一互联结构。

[0042] 可选地，所述基底包括第三衬底和第三衬底上的外延衬底，与绝缘环内的区域对应的外延衬底的区域设置有开口，开口中填充有介质材料，第三衬底中形成了CMOS器件电路以及第二互联结构，形成贯通接触孔的步骤包括：形成贯穿绝缘环内的堆叠层以及外延衬底开口中的介质材料直至第三衬底中的互联结构的贯通接触孔。

[0043] 此外，本发明又提供了一种3D NAND存储器件结构的封装方法，包括：

[0044] 提供上述任一的3D NAND存储器件，基底为第一衬底；

[0045] 提供第二衬底，第二衬底中形成了CMOS器件电路以及键合层；

[0046] 将所述第二衬底的键合层朝向第一衬底的正面，通过所述键合层将所述第一衬底和第二衬底粘合。

[0047] 可选地，还包括：

[0048] 在所述第一衬底的背面形成贯通第一衬底且与贯通接触孔连接的第一互联结构。

[0049] 可选地，还包括：

[0050] 在对应于存储区域的第一衬底的背面上形成第一互联结构的衬垫。

[0051] 根据本发明实施例提供的3D NAND存储器件及其制造方法、封装方法，第一区域和第三区域为用于形成存储阵列的区域，在第二区域中设置了绝缘环，通过绝缘环将环内和环外的堆叠层隔离开，绝缘环内仍为氧化物层和氮化物层的堆叠，绝缘环外为氧化物层和金属层的堆叠，绝缘环内的氧化物层和氮化物层的堆叠易于贯通接触孔的形成，而绝缘环外金属层保证了存储阵列字线的电连接，这种结构的贯通接触孔便于实现存储器件同CMOS芯片的连接，且易于同现有的工艺集成，特别是当堆叠层的厚度不断增加后，无需刻蚀金属堆叠来形成贯通接触孔，利于工艺的实现和集成度的不断提高。

附图说明

[0052] 图1示出了根据本发明实施例一的3D NAND存储器件的俯视结构示意图；

[0053] 图2示出了根据本发明实施例二的3D NAND存储器件的俯视结构示意图；

[0054] 图3示出了根据本发明实施例三的3D NAND存储器件的俯视结构示意图；

[0055] 图4示出了根据本发明实施例四的3D NAND存储器件的俯视结构示意图；

[0056] 图5示出了根据本发明实施例五的3D NAND存储器件的剖视结构示意图；

[0057] 图6示出了根据本发明实施例六的3D NAND存储器件的剖视结构示意图；

[0058] 图7示出了根据本发明实施例的3D NAND存储器件的制造方法流程图；

[0059] 图8-图10示出了根据本发明实施例的3D NAND存储器件的封装方法的制造过程中的结构示意图。

具体实施方式

[0060] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0061] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

[0062] 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

[0063] 参考图1-6所示，本发明实施例提供了一种3D NAND存储器件，包括：

[0064] 基底；

[0065] 所述基底上的堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域110、第二区域120和第三区域130；其中，

[0066] 所述第二区域120位于所述第一区域110和第三区域130之间，所述第二区域120中形成有贯通的绝缘环160，所述绝缘环160内的堆叠层102为相互间隔堆叠的氧化物层1021和氮化物层1022，所述绝缘环160内的堆叠层102中形成有贯通接触孔162；所述绝缘环160外的第二区域120以及第一区域110、第三区域130的堆叠层101为相互间隔堆叠的氧化物层1011和金属层1012，堆叠层中的顶层金属层为顶层选择栅1013，所述第一区域110和第三区域130中形成有用于形成存储器件的沟道孔150；设置在绝缘环外的栅线缝隙170。

[0067] 在3D NAND存储器件中，堆叠层的层数决定了垂直方向上的存储单元的个数，堆叠层的层数例如可以为32层、64层等，堆叠层的层数越多，越能提高集成度，堆叠层的最外侧为阶梯结构，堆叠层中最上层的金属层为顶层选择栅，堆叠层中的金属层为字线，通过最外侧的阶梯结构将字线引出。

[0068] 在本发明实施例中，第一区域110、第二区域120和第三区域130是沿字线(word line)方向依次排布的，在字线方向上这三个区域具有基本一致的边界，他们的堆叠层具有相同的层数，绝缘环内、外的堆叠层的材料不同。其中，第一区域110、第三区域130及绝缘环160外的第二区域120的堆叠层为氧化物层与金属层间隔堆叠而成，金属层例如为W，氧化物层例如为oxide，第一区域110、第三区域130是用于形成实际存储数据的存储阵列的区域，其堆叠层中形成有用于形成存储器件的沟道孔150，这些沟道孔150之上会继续设置有与其连接的位线和/或其他的互联线，沟道孔150中包括有电荷存储层和沟道层，电荷存储层例如可以为Oxide-Nitrid-Oxide的结构，沟道层例如可以为多晶硅。

[0069] 栅线缝隙170设置在绝缘环160之外的堆叠层中，在存储区内栅线缝隙170的方向同字线方向是一直的，栅线缝隙170贯穿到存储堆叠层的底部到基底上，栅线缝隙170的侧壁为氧化物层、填充材料为金属，例如W，其下下形成有掺杂区，在制造过程中，栅线缝隙170用于堆叠层中金属层的替换，形成之后，栅线缝隙170一方面将整个存储区分割为多个块存储区和指存储区，另一方面起到共源(common source)的作用。通常在指存储区的中部设置有顶层选择栅切线(Top Select Gtate Cut)180，将指存储区的顶层选择栅分割为两部分，顶层选择栅切线通常由氧化物材料形成，该选择栅切线可以不穿过绝缘环及绝缘环内的区域。

[0070] 绝缘环160内的堆叠层为氧化物层与氮化物层的堆叠，为用于形成贯通接触孔162的区域，贯通接触孔162至少贯通了堆叠层，贯通接触孔162用于与另一具有CMOS电路的芯片电连接，CMOS电路芯片主要包括了3D NAND存储器件的阵列芯片所需的电路，例如页缓存(page buffer)、解码器(decoder)、锁存(latches)以及外围电路等，贯通接触孔162例如可以由Ti/TiN和W来形成。

[0071] 由于在第二区域120中设置了绝缘环160，通过绝缘环160将环内和环外的堆叠层隔离开，绝缘环160内为氧化物层和氮化物层的堆叠层，绝缘环160外，包括绝缘环160外的第二区域120以及第一区域110、第三区域130的堆叠层都为氧化物层和金属层的堆叠，绝缘环160内的氧化物层和氮化物层的堆叠易于贯通接触孔162的形成，而绝缘环外堆叠层中的金属层保证了存储阵列字线的电连接，这种结构的贯通接触孔便于实现存储器件同CMOS芯片的连接，且易于同现有的工艺集成，特别是当堆叠层的厚度不断增加后，无需刻蚀金属堆叠来形成贯通接触孔，利于工艺的实现和集成度的不断提高。

[0072] 为了更好地理解本发明，以下将结合具体的实施例进行详细的说明。在下述实施例一至实施例四中，以一个块存储区为例进行说明，每两条栅线缝隙之间为一个指存储区，在块存储区中有三个指存储区，可以理解的是，此处仅为示例，根据不同的设计，可以是不同设置的存储区。

[0073] 实施例一

[0074] 在该实施例中，参考图1所示，第二区域120设置在块(block)存储区中，块存储区由栅线缝隙170间隔开，栅线缝隙170的方向为字线方向，栅线缝隙之间相互平行，一对栅线缝隙170之间为指(finger)存储区。在图2所示的具体实施例中，栅线缝隙将一个块存储区分隔为三个指存储区，根据不同的设计需求，可以分隔为2个或更多个的指存储区。

[0075] 参考图5所示，栅线缝隙170贯穿到堆叠层的底部，栅线缝隙170的侧壁为氧化物层、填充材料为金属，例如W，其下下形成有掺杂区，栅线缝隙170一方面隔断指存储区，另一方面起到共源(common source)的作用。通常在指存储区的中部设置有顶层选择栅切线(Top Select Gtate Cut)180，将指存储区的顶层选择栅分割为两部分，顶层选择栅切线180通常由氧化物材料形成。

[0076] 在该实施例中，所述第一区域110和第三区域130的堆叠层中形成有相互平行的栅线缝隙170，沿与栅线缝隙垂直的方向所述绝缘环160的边界至少延伸到一对相互平行的栅线缝隙170之外的区域，这样，绝缘环160将这对相互平行的栅线缝隙170之间的第一区域110和第三区域130的堆叠层的中的金属层被完全阻断，也就是说，绝缘环160两侧的指存储区中顶层选择栅无法通过堆叠层中的顶层金属层连通。

[0077] 为此，在该实施例中，在所述第一区域110和第二区域120之间设置有第四区域140，以及在所述第二区域120和第三区域130之间设置有第五区域150，同时，所述第四区域
140和第五区域150的堆叠层中的上两层金属层为阶梯结构，第一区域110、第四区域140以及第三区域130、第五区域150的堆叠层中设置有沿字线方向延伸至所述绝缘环160的一对相互平行栅线缝隙172，也就是说，此时，栅线缝隙172延伸到绝缘环处，同时，所述第四区域
140和第五区域150的堆叠层中的上两层金属层为阶梯结构，为了便于描述，记做顶层金属层阶梯结构，该阶梯结构可以为单侧阶梯，这样，通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接，例如可以在阶梯结构上设置一层或多层互联层将两侧的选择栅电连接起来。

[0078] 同第一区域和第三区域，所述第四区域140和第五区域150的堆叠层为相互间隔堆叠的氧化物层和金属层，所述第四区域140和第五区域150的堆叠层的层数同第一区域的堆叠层的层数。

[0079] 在该实施例中，为了便于工艺的优化和集成，在第一区域110靠近第四区域140的边缘部分、第三区域110靠近第五区域150的边缘部分的堆叠层中形成有伪沟道孔152，第四区域140和第五区域150的堆叠层中形成有伪沟道孔154，以及绝缘环160外的第二区域的堆叠层中也形成有伪沟道孔156，这些伪沟道孔152、154、156可以与形成存储单元的沟道孔150一同形成，而后续并不在这些伪沟道孔上形成位线及互联线，他们并不用于真正的存储。

[0080] 该实施例中，可以形成尺寸较大的绝缘环，适用于形成较多数量的贯通接触孔，且可以通过顶层金属层阶梯结构实现第一区域和第三区域的顶层选择栅的连接，因此，根据设计的需要，可以在一个块存储区中设置一个或多个第二区域。

[0081] 实施例二

[0082] 在该实施例中，将描述与实施例一不同的部分，相同部分将不再赘述。

[0083] 参考图2所示，所述第一区域110和第三区域130的堆叠层中形成有延伸至绝缘环160的相互平行的一对栅线缝隙172，沿与栅线缝隙垂直的方向所述绝缘环160的边界至少延伸到一对相互平行的栅线缝隙170之外的区域，这样，绝缘环160将这对相互平行的栅线缝隙172之间的第一区域110和第三区域130的堆叠层的中的金属层被完全阻断，也就是说，绝缘环160两侧的指存储区中顶层选择栅无法通过堆叠层中的顶层金属层连通。

[0084] 在该实施例中，所述第一区域110和第三区域130的外侧为堆叠层的阶梯结构(图未示出)，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域110和第三区域130的顶层选择栅电连接。也就是说，可以利用3D NAND器件中本身就固有的堆叠层两侧的阶梯结构，该实施例适用于X-DEC(字线解码)的设计为交错(zigzag)的设计，这样，不用于字线解码的一侧的阶梯结构可以用于上述的第一区域110和第三区域130的顶层选择栅电连接。对于该实施例，在一个块存储区中可以设置一个第二区域。

[0085] 此外，同实施例一，为了便于工艺的优化和集成，也可以在第一区域110和第三区域110靠近第二区域120的边缘部分的堆叠层中设置伪沟道孔152，以及绝缘环160外的第二区域的堆叠层中设置伪沟道孔156，这些伪沟道孔并不用于形成存储单元。

[0086] 实施例三

[0087] 参考图3所示，在该实施例中，栅线缝隙170连续贯穿第一区域110、第二区域120和第三区域130，将所述绝缘环160设置于相互平行的栅线缝隙170之间的第二区域120中，也就是说绝缘环160没有完全占据第二区域。这样，绝缘环160之外的第二区域120的堆叠层中的顶层金属将第一区域和第二区域的顶层选择栅连接起来，绝缘环160两侧的第一区域和第二区域的顶层选择栅不会被绝缘环阻断。

[0088] 这样，可以在每个指存储区中设置一个绝缘环，且无需额外的结构来弥补阻断造成的影响，也可以根据设计的需要，在一个块存储区的指存储中设置一个或多个第二区域，设计灵活且简单易行。

[0089] 此外，同实施例一，为了便于工艺的优化和集成，也可以在第一区域110和第三区域110靠近第二区域120的边缘部分的堆叠层中设置伪沟道孔152，以及绝缘环160外的第二区域的堆叠层中设置伪沟道孔156，这些伪沟道孔并不用于形成存储单元。

[0090] 实施例四

[0091] 参考图4所示，在该实施例中，所述绝缘环160设置于相互平行的相邻的栅线缝隙之间，所述栅线缝隙170、172穿过第一区域110、第二区域120和第三区域130，且至少有一条栅线缝隙172在第二区域120处具有间断区171。

[0092] 在该实施例中，穿过第一区域110、第二区域120和第三区域130的栅线缝隙可以是连续贯穿这三个区域，也可以是连续穿过第一区域110和第二区域120、连续穿过第三区域130和第二区域120但在第二区域120处具有间断区171，参考图4所示，一条栅线缝隙170可以为连续贯穿、另一条栅线缝隙172为有间断的贯穿，也可以为两条栅线缝隙均为有间断的贯穿。

[0093] 同实施例三，绝缘环160没有完全占据第二区域，这样，绝缘环160之外的第二区域120的堆叠层中的顶层金属将第一区域和第二区域的顶层选择栅连接起来，绝缘环160两侧的第一区域和第二区域的顶层选择栅不会被绝缘环阻断。

[0094] 这样，在具体应用中，如图4所示，可以将块存储区内的栅线缝隙172都设置为有间断的贯穿，块存储区之间的栅线缝隙170设置为连续的贯穿，通过块存储区内的栅线缝隙172的间断区171将整个块存储区的字线连接起来了。这种方式无需额外的结构就可以实现顶层选择栅以及字线的连接，结构简单且易于实现，集成度更高。

[0095] 此外，同实施例一，为了便于工艺的优化和集成，也可以在第一区域110和第三区域110靠近第二区域120的边缘部分的堆叠层中设置伪沟道孔152，以及绝缘环160外的第二区域的堆叠层中设置伪沟道孔156，这些伪沟道孔并不用于形成存储单元。

[0096] 实施例五

[0097] 对于本发明实施例，存储器件设置于基底之上，该基底至少起到支撑的作用，在一些实施例中，参考图5所示，基底为第一衬底100，第一衬底100可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)、三五族化合物及二四族化合物半导体等。

[0098] 对于直接在衬底上形成上述存储器件的实施例，如图5所示，可以从第一衬底100的背面设置贯通第一衬底100且与贯通接触孔162连接的第一互联结构190，该第一互联结构190可以包括一层或多层过孔、金属层，通过第一衬底背面第一互联结构190将贯通接触孔162引出，以进一步与CMOS电路的第二衬底实现电连接。

[0099] 具体的，键合层将所述第一衬底和第二衬底粘合，实现两个芯片的电连接，在第二衬底中已经形成了CMOS器件电路以及键合层，所述第二衬底的键合层朝向第一衬底的正面，所述键合层将所述第一衬底和第二衬底粘合。

[0100] 进一步地，由于采用了背面引出贯通接触孔的方式，可以在对应于存储区域的第一衬底的背面上形成第一互联结构的衬垫。由于是在第一衬底的存储区域的背面形成了衬垫，不同于常规方法，无需在第一衬底的存储区域的周边形成衬垫，可以进一步缩小器件的尺寸，提高集成度。

[0101] 实施例六

[0102] 在另一些实施例中，参考图6所示，所述基底包括第三衬底300及第三衬底300之上的外延衬底400，第三衬底300中形成了CMOS器件电路(图未示出)以及第二互联结构302，所述贯通接触孔162进一步贯穿外延衬底400至第三衬底300中的第二互联结构302。

[0103] 在所述第三衬底300中已经形成了CMOS器件电路以及互联结构，该第二互联结构可以包括接触、一层或多层过孔、金属层，进而在第三衬底之上通过淀积的方式形成外延衬底400，外延衬底进一步用于上述存储器件的形成，该外延衬底100可以为单层或叠层结构，例如可以为单晶硅、多晶硅或多晶硅与金属层的叠层。进一步地，可以在与绝缘环内的区域对应的外延衬底的区域中设置开口402，以便于贯通接触孔162贯通至第二互联结构302。

[0104] 以上对本发明实施例的3D NAND存储器件进行了详细的描述，此外，本发明还提供了上述存储器件的制造方法。

[0105] 参考图7所示，在步骤S01，提供基底。

[0106] 在一些实施例中，所述基底可以为第一衬底100，参考图5所示。

[0107] 在另一些实施例中，参考图6所示，所述基底可以包括第三衬底300和第三衬底300上的外延衬底400，第三衬底300中形成了CMOS器件电路以及第二互联结构302。

[0108] S02，在所述基底上形成堆叠层，所述堆叠层包括沿字线方向依次排布的第一区域、第二区域和第三区域，所述堆叠层为相互间隔堆叠的氧化物层和氮化物层(图未示出)。

[0109] 可以采用合适的淀积方法依次堆叠氧化物层和氮化物层来形成堆叠层，堆叠层的层数根据垂直方向所需形成的存储单元的个数来确定。

[0110] S03，在所述堆叠层的两侧形成堆叠层的阶梯结构(图未示出)。

[0111] 可以采用多次刻蚀的方法，在堆叠层的两侧形成阶梯结构，阶梯结构的阶梯面暴露出氮化物层，该氮化物层在后续的步骤中将被替换为金属层，以用于字线或其他金属层的连接。

[0112] 在一些实施例中，参考图1所示，所述堆叠层还包括位于所述第一区域110和第二区域120之间的第四区域140，以及位于所述第二区域120和第三区域130之间的第五区域150，在形成阶梯结构的同时，例如在形成堆叠层的较浅的阶梯的同时，还进行如下步骤：

[0113] 将第四区域140和第五区域150的堆叠层中的上两层氧化物层和氮化物层靠近绝缘环的一侧形成阶梯结构。

[0114] S04，分别在所述第一区域、第三区域的堆叠层中形成沟道孔以及在所述第二区域的堆叠层中形成贯通的绝缘环。

[0115] 参考图1及图5所示，在优选的实施例中，可以通过以下步骤来实现：

[0116] 同时在第一区域110、第三区域130的堆叠层101中形成沟道通孔以及在第二区域120的堆叠层101中形成通孔环以及通孔环之外的第二区域的堆叠层中形成伪沟道通孔，并分别进行沟道通孔、伪沟道通孔及通孔环的填充，以分别形成沟道孔150、伪沟道通孔152、
156和绝缘环160。其中，绝缘环的材料可以为介质材料，例如可以为氧化物、氮化物或他们的组合。沟道通孔和伪沟道通孔可以同时形成，可以依次形成oxide-nitrid-oxide的电荷捕获层和多晶硅填充层。

[0117] 这样，可以在形成沟道孔的同时形成绝缘环160，简化工艺步骤。当然，在其他实施例中，可以采用其他方法来形成绝缘环160，例如在形成沟道孔之前或者之后来形成绝缘环。

[0118] S05，形成栅线缝隙170，通过所述栅线缝隙170将绝缘环之外的堆叠层中的氮化物层置换为金属层1012，同时，栅线缝隙中填满金属层，堆叠层中的顶层金属层为顶层选择栅。

[0119] 在不同的实施例中，根据不同的设置需求，设置栅线缝隙的结构以及与绝缘环的相对位置。

[0120] 在该步骤中，由于绝缘环的阻挡作用，绝缘环内堆叠层中的氮化物层并不会被去除和替换，而通过栅线缝隙绝缘环外的堆叠层中的氮化物层将会被去除并替换，优选地，替换的金属层可以为W。

[0121] 在一些实施例中，参考图1所示，所述堆叠层还包括位于所述第一区域110和第二区域120之间的第四区域140，以及位于所述第二区域120和第三区域130之间的第五区域150，所述第四区域140和第五区域150的堆叠层为相互间隔堆叠的氧化物层和金属层且上两层金属层为顶层金属层阶梯结构；第一区域110、第四区域140以及第三区域130、第五区域150的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙172，沿与栅线缝隙垂直的方向所述绝缘环160的边界至少延伸到一对相互平行的栅线缝隙172之外的区域。这样，在通过所述栅线缝隙172将绝缘环160之外的堆叠层中的氮化物层置换为金属层后，在第四区域和第五区域形成顶层金属层阶梯结构，通过所述顶层金属层阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

[0122] 在另一些实施例中，参考图2所示，第一区域110以及第三区域130的堆叠层中设置有沿字线方向延伸至所述绝缘环的一对相互平行栅线缝隙172，沿与栅线缝隙垂直的方向所述绝缘环的边界至少延伸到一对相互平行的栅线缝隙172之外的区域；所述第一区域110和第三区域130的外侧为堆叠层的阶梯结构，通过所述堆叠层的阶梯结构将所述绝缘环两侧的平行的栅线缝隙之间的所述第一区域和第三区域的顶层选择栅电连接。

[0123] 在另一些实施例中，参考图3所示，所述绝缘环设置于相互平行的相邻的栅线缝隙170之间的第二区域120中，所述相互平行的相邻的栅线缝隙170连续贯穿第一区域110、第二区域120和第三区域130。

[0124] 在又一些实施例中，参考图4所示，所述绝缘环设置于相互平行的相邻的栅线缝隙170、172之间，所述相互平行的相邻的栅线缝隙穿过第一区域110、第二区域120和第三区域
130，且至少有一条栅线缝隙172在第二区域120处具有间断区171。

[0125] S06，在绝缘环内160的堆叠层102中形成贯通接触孔162。

[0126] 绝缘环160内的堆叠层为氧化物层与氮化物层的叠层，可以通过刻蚀技术刻蚀绝缘环内的堆叠层，直至暴露堆叠层下的区域，进而，进行金属材料的填充，例如W，来形成贯通接触孔。

[0127] 在一些实施例中，参考图6所示，所述基底包括第三衬底300和第三衬底300上的外延衬底400，与绝缘环内160的区域对应的外延衬底的区域设置有开口402，开口402中填充有介质材料，第三衬底300中形成了CMOS器件电路以及第二互联结构302，形成贯通接触孔的步骤包括：形成贯穿绝缘环内的堆叠层以及外延衬底开口中的介质材料直至第三衬底中的互联结构302的贯通接触孔162。

[0128] 在一些实施例中，参考图5所示，所述基底为第一衬底100，还可以包括：

[0129] 从所述第一衬底100的背面形成贯通第一衬底100且与贯通接触孔160连接的第一互联结构190。

[0130] 此外，本发明还提供了一种3D NAND存储器件结构的封装方法，参考图8-10所示，包括：

[0131] 提供第一衬底100，第一衬底100上形成有上述实施例中任一的3D NAND存储器件；

[0132] 提供第二衬底200，第二衬底200中形成了CMOS器件电路以及键合层220；

[0133] 将所述第二衬底200的键合层220朝向第一衬底100的正面，通过所述键合层将所述第一衬底100和第二衬底200粘合。

[0134] 此步骤中，第一衬底100的互连结构230与第二衬底的互联结构210需要相对应设置，以实现二者的互联。

[0135] 进一步地，还包括：

[0136] 在所述第一衬底100的背面形成贯通第一衬底100且与贯通接触孔162连接的第一互联结构190。

[0137] 可以依次通过减薄第一衬底100、抛光第一衬底100以及形成互联结构等步骤来进行贯通接触孔的背连接。

[0138] 进一步地，在对应于存储区域的第一衬底的背面上形成第一互联结构的衬垫(图未示出)。

[0139] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。