一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法

摘要

一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法，包括：在硅基衬底之有源区和浅沟槽隔离区沉积ONO层；在ONO层上沉积多晶硅层；在多晶硅层上沉积至少含氮化硅层的第一绝缘层；通过刻蚀形成控制栅，并去除存储区和外围区的多晶硅；在存储区之非控制区和外围区形成绝缘薄膜；在绝缘薄膜上沉积多晶硅；在多晶硅表面沉积包含氮化硅层的第二绝缘层；干法刻蚀第二绝缘层和多晶硅层以形成外围区栅极和存储区侧墙型栅极；透过第二绝缘层进行外围区离子注入；同步去除控制栅顶部之第一绝缘层的氮化硅层和外围区栅极顶部之第二绝缘层的氮化硅层。本发明兼容性好，既保证了外围电路要求的较高击穿电压，又不会对存储区产生损伤，且有效降低存储单元的面积。

权利要求

1.一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法，其特征在于，所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，包括：执行步骤S1：在硅基衬底之有源区(AA)和浅沟槽隔离区(STI)的表面沉积ONO(氧化硅-氮化硅-氧化硅)层；

执行步骤S2：在所述ONO层之异于硅基衬底的一侧沉积第一多晶硅层；

执行步骤S3：在所述第一多晶硅层之异于ONO层的一侧沉积至少含第一硬掩模版氮化硅层的第一绝缘层；

执行步骤S4：通过刻蚀形成控制栅，并去除存储区的非控制栅区域和外围区的第一多晶硅；

执行步骤S5：在存储区之非控制区和外围区形成绝缘薄膜，所述非控制区为非控制栅区域；

执行步骤S6：在所述绝缘薄膜上沉积用于形成选择栅和外围区栅极的第二多晶硅；

执行步骤S7：在第二多晶硅表面沉积包含第二硬掩模版氮化硅层的第二绝缘层；

执行步骤S8：干法刻蚀第二绝缘层和第二多晶硅层以形成外围区栅极和存储区侧墙型栅极；

执行步骤S9：透过第二绝缘层进行外围区高压浅掺杂源漏极(LDD)离子注入；

执行步骤S10：控制栅顶部之第一绝缘层的第一硬掩模版氮化硅层和外围区栅极顶部之第二绝缘层的第二硬掩模版氮化硅层的同步去除在所述控制栅一侧的侧墙型栅极去除之前完成，所述控制栅一侧的侧墙型栅极去除之后，相对的另一侧侧墙型栅极即为存储区的选择栅。

2.如权利要求1所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，其特征在于，所述控制栅顶部之第一绝缘层的第一硬掩模版氮化硅层和外围区栅极顶部之第二绝缘层的第二硬掩模版氮化硅层系通过湿法刻蚀去除。

3.如权利要求1所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，其特征在于，在所述第一绝缘层中，所述第一硬掩模版氮化硅层的厚度最大。

4.如权利要求1所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，其特征在于，在所述第二绝缘层中，所述第二硬掩模版氮化硅层的厚度最大。

5.如权利要求4所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，其特征在于，所述第二绝缘层的厚度至少为800埃。

6.如权利要求4所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，其特征在于，所述第二绝缘层的厚度大于外围区栅极的高度。

7.如权利要求1所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，其特征在于，所述第一绝缘层和所述第二绝缘层采用分别沉积，同时去除的工艺方式。

8.如权利要求1所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，其特征在于，存储区的侧墙型栅极和外围区栅极采用同时刻蚀形成的工艺方式。

说明书

一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法

技术领域

[0001] 本发明涉及半导体制造技术领域，尤其涉及一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法。

背景技术

[0002] 随着技术的发展，闪存器件需要和先进的逻辑器件相结合以达到更优的性能，而闪存器件的编程和擦写需要由逻辑器件构成的外围电路提供高压，这就要求逻辑器件的具有较高的击穿电压。

[0003] 通常情况下，可以通过增加高压浅掺杂漏极(HVLDD)离子注入的能量来提高逻辑器件的击穿电压，而较高的离子注入能量又会带来打穿栅极的风险，此时又可以通过增加栅极高度的方法降低栅极被打穿的风险。但是，先进逻辑器件出于降低层间介质填充难度、降低寄生电容和降低功耗等方面的考虑通常会降低栅极高度，这时便可以通过沉积栅极硬掩模版的方法来增加栅极高度。

[0004] 容易知晓地，当去除硬掩模版的氮化硅层时，存储区ONO(氧化硅-氮化硅-氧化硅)层的氮化硅同样需要保护，这势必给非易失存储区结合先进逻辑耐高压器件带来了一定的困难性。

[0005] 故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法。

发明内容

[0006] 本发明是针对现有技术中，当去除硬掩模版的氮化硅层时，存储区ONO(氧化硅-氮化硅-氧化硅)层的氮化硅同样需要保护，这势必给非易失存储区结合先进逻辑耐高压器件带来了一定的困难性等缺陷提供一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法。

[0007] 为实现本发明之目的，本发明提供一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法，所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，包括：

[0008] 执行步骤S1：在硅基衬底之有源区(AA)和浅沟槽隔离区(STI)的表面沉积ONO(氧化硅-氮化硅-氧化硅)层；

[0009] 执行步骤S2：在所述ONO层之异于硅基衬底的一侧沉积第一多晶硅层；

[0010] 执行步骤S3：在所述第一多晶硅层之异于ONO层的一侧沉积至少含第一硬掩模版氮化硅层的第一绝缘层；

[0011] 执行步骤S4：通过刻蚀形成控制栅，并去除存储区和外围区的第一多晶硅；

[0012] 执行步骤S5：在存储区之非控制区和外围区形成绝缘薄膜；

[0013] 执行步骤S6：在所述绝缘薄膜上沉积用于形成选择栅和外围区栅极的第二多晶硅；

[0014] 执行步骤S7：在第二多晶硅表面沉积包含第二硬掩模版氮化硅层的第二绝缘层；

[0015] 执行步骤S8：干法刻蚀第二绝缘层和第二多晶硅层以形成外围区栅极和存储区侧墙型栅极；

[0016] 执行步骤S9：透过第二绝缘层进行外围区高压浅掺杂源漏极(LDD)离子注入；

[0017] 执行步骤S10：同步去除控制栅顶部之第一绝缘层的第一硬掩模版氮化硅层和外围区栅极顶部之第二绝缘层的第二硬掩模版氮化硅层。

[0018] 可选地，所述控制栅顶部之第一绝缘层的第一硬掩模版氮化硅层和外围区栅极顶部之第二绝缘层的第二硬掩模版氮化硅层系通过湿法刻蚀去除。

[0019] 可选地，在所述第一绝缘层中，所述第一硬掩模版氮化硅层的厚度最大。

[0020] 可选地，在所述第二绝缘层中，所述第二硬掩模版氮化硅层的厚度最大。

[0021] 可选地，所述第二绝缘层的厚度至少为800埃。

[0022] 可选地，所述第二绝缘层的厚度大于外围区栅极的高度。

[0023] 可选地，所述第一绝缘层和所述第二绝缘层采用分别沉积，同时去除的工艺方式。

[0024] 可选地，存储区的侧墙型栅极和外围区栅极采用同时刻蚀形成的工艺方式。

[0025] 可选地，所述控制栅顶部之第一绝缘层的第一硬掩模版氮化硅层和外围区栅极顶部之第二绝缘层的第二硬掩模版氮化硅层的去除在所述控制栅一侧的侧墙型栅极去除之前完成。

[0026] 可选地，所述控制栅一侧的侧墙型栅极去除之后，相对的另一侧侧墙型栅极即为存储区的选择栅。

[0027] 综上所述，本发明通过控制栅硬掩模版的方法增加控制栅高度进而形成侧墙型选择栅，通过外围电路区栅极硬掩模版的方法增加外围区栅极高度进而达到降低栅极被离子注入打穿的风险，进而提高外围逻辑器件击穿电压，并且外围区的硬掩模版会在高压浅掺杂漏极注入后侧墙栅极移除前被全部去除，由于有了侧墙型栅极的存在从而保证硬掩模版去除时不会对存储区ONO(氧化硅-氮化硅-氧化硅)层之氮化硅层造成损伤，可更好地兼容先进高压逻辑器件和电荷捕获型非易失存储器件，既保证了外围电路要求的较高的击穿电压，又不会对存储区产生任何损伤，且有效降低了存储单元的面积。

附图说明

[0028] 图1～图19所示为本发明结合耐高压晶体管的电荷捕获型非易失存储器制作方法流程图。

具体实施方式

[0029] 为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。

[0030] 随着技术的发展，闪存器件需要和先进的逻辑器件相结合以达到更优的性能，而闪存器件的编程和擦写需要由逻辑器件构成的外围电路提供高压，这就要求逻辑器件的具有较高的击穿电压。

[0031] 通常情况下，可以通过增加高压浅掺杂漏极(HVLDD)离子注入的能量来提高逻辑器件的击穿电压，而较高的离子注入能量又会带来打穿栅极的风险，此时又可以通过增加栅极高度的方法降低栅极被打穿的风险。但是，先进逻辑器件出于降低层间介质填充难度、降低寄生电容和降低功耗等方面的考虑通常会降低栅极高度，这时便可以通过沉积栅极硬掩模版的方法来增加栅极高度。

[0032] 容易知晓地，当去除硬掩模版的氮化硅层时，存储区ONO(氧化硅-氮化硅-氧化硅)层的氮化硅同样需要保护，这势必给非易失存储区结合先进逻辑耐高压器件带来了一定的困难性。

[0033] 为了克服上述缺陷，本发明提供一种结合耐高压晶体管的电荷捕获型非易失存储器的制作方法，所述结合耐高压晶体管的电荷捕获型非易失存储器的制作方法，包括：

[0034] 执行步骤S1：在硅基衬底之有源区(AA)和浅沟槽隔离区(STI)的表面沉积ONO(氧化硅-氮化硅-氧化硅)层；

[0035] 执行步骤S2：在所述ONO层之异于硅基衬底的一侧沉积第一多晶硅层；

[0036] 执行步骤S3：在所述第一多晶硅层之异于ONO层的一侧沉积至少含第一硬掩模版氮化硅层的第一绝缘层；

[0037] 执行步骤S4：通过刻蚀形成控制栅，并去除存储区和外围区的第一多晶硅；

[0038] 执行步骤S5：在存储区之非控制区和外围区形成绝缘薄膜；

[0039] 执行步骤S6：在所述绝缘薄膜上沉积用于形成选择栅和外围区栅极的第二多晶硅；

[0040] 执行步骤S7：在第二多晶硅表面沉积包含第二硬掩模版氮化硅层的第二绝缘层；

[0041] 执行步骤S8：干法刻蚀第二绝缘层和第二多晶硅层以形成外围区栅极和存储区侧墙型栅极；

[0042] 执行步骤S9：透过第二绝缘层进行外围区高压浅掺杂源漏极(LDD)离子注入；

[0043] 执行步骤S10：同步去除控制栅顶部之第一绝缘层的第一硬掩模版氮化硅层和外围区栅极顶部之第二绝缘层的第二硬掩模版氮化硅层。

[0044] 非限制性地，所述控制栅顶部之第一绝缘层的第一硬掩模版氮化硅层和外围区栅极顶部之第二绝缘层的第二硬掩模版氮化硅层系通过湿法刻蚀去除。在所述第一绝缘层中，所述第一硬掩模版氮化硅层的厚度最大。在所述第二绝缘层中，所述第二硬掩模版氮化硅层的厚度最大。更具体地，所述第二绝缘层的厚度至少为800埃。所述第二绝缘层的厚度大于外围区栅极的高度。

[0045] 所述第一绝缘层和所述第二绝缘层采用分别沉积，同时去除的工艺方式。存储区的侧墙型栅极和外围区栅极采用同时刻蚀形成的工艺方式。所述控制栅顶部之第一绝缘层的第一硬掩模版氮化硅层和外围区栅极顶部之第二绝缘层的第二硬掩模版氮化硅层的去除在所述控制栅一侧的侧墙型栅极去除之前完成。进一步地，所述控制栅一侧的侧墙型栅极去除之后，相对的另一侧侧墙型栅极即为存储区的选择栅。

[0046] 为了更直观的揭露本发明之技术方案，凸显本发明之有益效果，现结合具体实施方式为例进行阐释。

[0047] 请参阅图1～图19，图1～图19所示为本发明结合耐高压晶体管的电荷捕获型非易失存储器制作方法之流程图。所述结合耐高压晶体管的电荷捕获型非易失存储器制作方法，包括：

[0048] 执行步骤S1：在经过深阱注入的硅基衬底100上依次进行预清洗、ONO层101沉积、第一多晶硅102a沉积、第一硬掩模版氧化硅层103a沉积、多晶硅离子注入、预清洗、第一硬掩模板氮化硅层104a沉积。

[0049] 其中，所述ONO层101进一步包括在所述硅基衬底100上呈层叠设置，依次自下而上的第一氧化硅层101a、氮化硅层101b、第二氧化硅层101c。所述硅基衬底100之有源区进一步分为存储区100a、外围低压器件区100b、外围高压器件区101c，以及位于存储区100a和所述外围器件区之间的边界区100d。

[0050] 同时，为了便于本发明的简要描述，所述外围低压器件区100b、外围高压器件区101c，存储区100a和所述外围器件区之间的边界区100d，三个区域相对于所述存储区100a均称为外围区。

[0051] 执行步骤S2：第一光刻胶105a涂布显影，仅覆盖存储区100a处用于形成控制栅的顶部区域；

[0052] 执行步骤S3：存储区100a的第一多晶硅102a经过干法刻蚀后形成存储区100a的控制栅106，外围电路区的第一多晶硅102a同时被刻蚀去除，且刻蚀终止于所述ONO层101的第二氧化硅层101c，并通过氧化工艺在所述控制栅106侧壁形成再氧化层107。明显地，有源区由于受氮化硅层的阻挡可以有效防止被氧化。

[0053] 执行步骤S4：氧化物各向同性刻蚀终止于ONO层101的氮化硅层101b。

[0054] 执行步骤S5：第二光刻胶105b涂布显影，所述第二光刻胶105b覆盖外围低压器件区100b、外围高压器件区100c和边界区100d，并进行离子注入。

[0055] 显然地，覆盖于所述外围低压器件区100b、外围高压器件区100c和边界区100d的第二光刻胶105b和所述控制栅106顶部的第一硬掩模版氧化硅层103a和第一硬掩模版氮化硅104a可有效阻挡所述离子注入，从而使有效离子注入区域仅限于所述存储区100a的非控制栅区域。

[0056] 作为本领域技术人员，容易理解地，所述离子注入用以形成选择栅沟道，在将所述离子注入工艺置于此处时可减少ONO层101生长所产生的热效应对离子注入的影响。然而，所述离子注入之工艺步骤可按需求进行顺序改变，并非限于此，不应视为对本发明技术方案的限制。

[0057] 执行步骤S6：去除所述第二光刻胶105b后，通过湿法刻蚀分别去除有源区ONO层101的氮化硅层101b和第一氧化硅层101a。

[0058] 执行步骤S7：经过预清洗后，进行第一厚栅氧化层108a沉积；

[0059] 执行步骤S8：第三光刻胶105c涂布显影露出外围低压器件区100b，通过湿法刻蚀去除外围低压器件区100b的第一厚栅氧化层108a；

[0060] 执行步骤S9：去除第三光刻胶105c后，进行薄栅氧化层沉积，最终在所述外围低压器件区100b形成薄栅氧化层109，外围高压器件区100c形成第二厚栅氧化层108b，存储区100a之非控制栅区域形成第二厚栅氧化层108b。显然地，在所述存储区100a之非控制栅区域亦可根据工艺需求形成薄栅氧化层。

[0061] 执行步骤S10：第二多晶硅102b沉积，所述第二多晶硅102b同时覆盖存储区100a、外围低压器件区100b、外围高压器件区100c和边界区100d，以用于形成存储区100a的选择栅和外围区的栅极。

[0062] 执行步骤S11：第四光刻胶105d涂布显影，覆盖P型晶体管区域，进行N型离子注入退火，以抑制多晶硅耗尽效应，减小栅氧化层电性厚度。明显地，在本领域中亦可根据工艺需要选择是否执行所述步骤。

[0063] 执行步骤S12：在所述第二多晶硅102b上先后依次沉积第二硬掩模版氧化硅层103b和第二硬掩模版氮化硅层104b，并进行第五光刻胶105e涂布显影，且所述第五光刻胶
105e覆盖于外围区之用于形成栅极的顶部区域。

[0064] 执行步骤S13：透过第二硬掩模版氧化硅层103b和第二硬掩模版氮化硅层104b对所述第二多晶硅102b进行刻蚀，并在存储区100a形成侧墙型栅极110，在外围区形成栅极111。

[0065] 执行步骤S14：第六光刻胶105f涂布显影，露出外围高压器件区100c，进行高压浅掺杂漏极(HVLDD)离子注入。显然地，在所述高压浅掺杂漏极离子注入过程中由于受到第二硬掩模版氧化硅层103b和第二硬掩模版氮化硅层104b的保护，避免了栅极的打穿风险。

[0066] 执行步骤S15：所述第六光刻胶105f去除，进行氮化硅湿法刻蚀，用以去除控制栅106顶部的第一硬掩模版氮化硅层104a和外围区栅极111顶部的第二硬掩模版氮化硅层
104b，且存储区100a处的ONO层101之氮化硅层101b在所述侧墙型栅极110的保护下避免被损伤。

[0067] 执行步骤S16：第七光刻胶105g涂布显影，所述第七光刻胶105g边界设置在所述控制栅106之第一硬掩模版氧化硅层103a的顶部。

[0068] 执行步骤S17：刻蚀去除控制栅106之间的多晶硅，随后去除第七光刻胶105g，以形成存储区100a的控制栅106、侧墙型栅极110和外围区的栅极111。

[0069] 执行步骤S18：通过栅极侧墙沉积、栅极侧墙刻蚀工艺，形成栅极侧墙112。

[0070] 执行步骤S19：在所述侧墙型栅极110、控制栅106顶部、外围区栅极111顶部和有源区形成金属硅化物113。显然地，由于侧墙型栅极110的高度大于控制栅106的高度，则所述侧墙型栅极110之栅极侧墙112有效的防止了位于所述控制栅106顶部和所述侧墙型栅极110顶部的金属硅化物113短接。

[0071] 作为本发明之具体实施方式，非限制性地，所述硅基衬底100上沉积的所述第一多晶硅102a的厚度为1000～1500埃，所述硬掩模版氧化硅层103的厚度为100～200埃，所述硬掩模版氮化硅层104的厚度为500～1000埃。所述再氧化层107的厚度为10～30nm。

[0072] 综上所述，本发明通过控制栅硬掩模版的方法增加控制栅高度进而形成侧墙型选择栅，通过外围电路区栅极硬掩模版的方法增加外围区栅极高度进而达到提高降低栅极被离子注入打穿的风险，进而提高外围逻辑器件击穿电压，并且外围区的硬掩模版会在高压浅掺杂漏极注入后侧墙栅极移除前被全部去除，由于有了侧墙型栅极的存在从而保证硬掩模版去除时不会对存储区ONO(氧化硅-氮化硅-氧化硅)层之氮化硅层造成损伤，可更好地兼容先进高压逻辑器件和电荷捕获型非易失存储器件，既保证了外围电路要求的较高的击穿电压，又不会对存储区产生任何损伤，且有效降低了存储单元的面积。

[0073] 本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。