半导体结构及其制造方法

摘要

一种半导体结构包括衬底、至少一个第一栅极结构、至少一个第一间隔件、至少一个源漏结构、至少一个导电插塞以及至少一个保护层。第一栅极结构在衬底上。第一间隔件在第一栅极结构的至少一个侧壁上。源漏结构邻近第一间隔件。导电插塞电连接至源漏结构。保护层在导电插塞和间隔件之间。本发明还提供了制造半导体结构的方法。

权利要求

1.一种半导体结构，包括：

衬底；

至少一个第一栅极结构，在所述衬底上；

至少一个第一间隔件，在所述第一栅极结构的至少一个侧壁上；

至少一个源漏结构，邻近所述第一间隔件；

至少一个导电插塞，电连接至所述源漏结构；

至少一个保护层，在所述导电插塞和所述第一间隔件之间；以及第一介电层，在所述导电插塞和所述第一间隔件之间，并且在所述保护层和所述源漏结构之间。

2.根据权利要求1所述的半导体结构，其中，所述保护层由氮化硅、氮氧化硅或它们的组合制成。

3.根据权利要求1所述的半导体结构，还包括：至少一个第二栅极结构，在所述衬底上；以及至少一个第二间隔件，在所述第二栅极结构的至少一个侧壁上，其中，所述源漏结构在所述第一间隔件和所述第二间隔件之间。

4.根据权利要求3所述的半导体结构，其中，所述保护层还在所述导电插塞和所述第二间隔件之间。

5.根据权利要求1所述的半导体结构，还包括：第二介电层，至少在所述第一栅极结构上，所述第二介电层具有在其中的开口，其中，所述导电插塞的至少一部分在所述开口中，并且所述保护层还在所述导电插塞和所述开口的至少一个侧壁之间。

6.根据权利要求5所述的半导体结构，其中，所述第一介电层和所述第二介电层由相同的材料制成。

7.根据权利要求1所述的半导体结构，其中，所述保护层和所述第一介电层由不同的材料制成。

8.一种半导体结构，包括：

衬底；

至少一个栅极结构，在所述衬底上；

至少一个源漏结构，在所述衬底上；

至少一个第一介电层，至少在所述栅极结构上并具有在其中的开口，其中，所述源漏结构通过所述开口露出；

至少一个导电插塞，至少通过所述开口电连接至所述源漏结构；

至少一个保护层，在所述导电插塞和所述开口的至少一个侧壁之间；以及第二介电层，在所述保护层和所述源漏结构之间。

9.根据权利要求8所述的半导体结构，还包括：至少一个间隔件，在所述栅极结构的至少一个侧壁上，其中，所述保护层还在所述导电插塞和所述间隔件的一部分之间。

10.根据权利要求9所述的半导体结构，其中，所述第二介电层还在所述导电插塞和所述间隔件之间。

11.根据权利要求8所述的半导体结构，其中，所述保护层由氮化硅、氮氧化硅或它们的组合制成。

12.根据权利要求8所述的半导体结构，还包括：硬掩模层，在所述栅极结构和所述第一介电层之间。

13.一种制造半导体结构的方法，所述方法包括：在至少一个栅极结构和至少一个源漏结构上形成介电层；

至少部分地在所述介电层中形成至少一个凹槽；

至少在所述凹槽的至少一个侧壁上形成保护层；

加深所述凹槽以露出所述源漏结构；以及在所述凹槽中形成导电插塞，其中，所述导电插塞电连接至所述源漏结构；

其中，所述加深所述凹槽保留在所述凹槽的侧壁上的所述介电层的一部分。

14.根据权利要求13所述的方法，其中，所述凹槽的侧壁上的所述介电层的所述一部分保留在所述栅极结构的至少一个侧壁上的至少一个间隔件上。

15.根据权利要求14所述的方法，其中，形成所述保护层是在所述间隔件上形成所述保护层。

16.根据权利要求13所述的方法，其中，形成所述保护层是在所述凹槽的底表面上形成所述保护层的一部分；以及其中，加深所述凹槽去除所述凹槽的底表面上的所述保护层的一部分。

17.根据权利要求13所述的方法，还包括：在所述介电层和所述导电插塞上形成至少一个停止层。

18.根据权利要求13所述的方法，其中，通过各向异性蚀刻加深所述凹槽。

说明书

半导体结构及其制造方法

[0001] 相关申请

[0002] 本申请要求于2015年12月17日提交的美国临时申请第62/269,025号的优先权，其内容结合于此作为参考。

技术领域

[0003] 本发明总的来说涉及半导体领域，更具体地，涉及半导体结构及其制造方法。

背景技术

[0004] 半导体器件用于各种电子应用，例如，诸如个人电脑、手机、数码相机和其他电子设备。通过不断减小最小部件尺寸，半导体工业持续提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多部件集成到给定区域中。

[0005] 在集成电路中术语“互连”是指连接各种电子部件的导电线。除接触区域以外，互连导电线通过绝缘层与衬底分开。随着部件密度的增加，导电线的宽度和互连结构的导电线之间间隔也成比例变小。

发明内容

[0006] 根据本发明的一个方面，一种半导体结构，包括：衬底；至少一个第一栅极结构，在衬底上；至少一个第一间隔件，在第一栅极结构的至少一个侧壁上；至少一个源漏结构，邻近第一间隔件；至少一个导电插塞，电连接至源漏结构；以及至少一个保护层，在导电插塞和第一间隔件之间。

[0007] 根据本发明的另一方面，一种半导体结构，包括：衬底；至少一个栅极结构，在衬底上；至少一个源漏结构，在衬底上；至少一个第一介电层，至少在栅极结构上并具有在其中的开口，其中，源漏结构通过开口露出；至少一个导电插塞，至少通过开口电连接至源漏结构；以及至少一个保护层，在导电插塞和开口的至少一个侧壁之间。

[0008] 根据本发明的又一方面，一种制造半导体结构的方法，该方法包括：在至少一个栅极结构和至少一个源漏结构上形成介电层；至少部分地在介电层中形成至少一个凹槽；至少在凹槽的至少一个侧壁上形成保护层；加深凹槽以露出源漏结构；以及在凹槽中形成导电插塞，其中，导电插塞电连接至源漏结构。

附图说明

[0009] 在阅读附图时，本发明的各个方面可从下列详细描述获得最深入理解。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

[0010] 图1至图6是根据本发明的一些实施例的在各个阶段的制造半导体结构的方法的截面图。

具体实施方式

[0011] 下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述组件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各实例中可重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

[0012] 为便于描述，空间相对术语如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等在本文可用于描述附图中示出的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。

[0013] 除非上下文清楚地表明，否则单数“一”，“一个”和“该”旨在也包括复数形式。应当进一步理解，当在本发明中使用术语“包括”和/或“包含”，或“包括”和/或“包括”或“具有”和/或“有”时，指定阐述的部件、区域、整数、步骤、操作、元件、和/或组件的存在，但不排除附加的一个或多个其他部件、区域、整数、步骤、操作、元件、组件和/或它们的组的存在。

[0014] 应当理解，当将一个元件称为位于另一元件“上”时，该元件可以直接位于另一元件上或者在该元件和另一元件之间可以存在插入的元件。相反，当将一个元件称为直接位于另一元件“上”时，则不存在插入元件。如本文中所使用的，术语“和/或”包括一个或多个所列举的相关物质的任何和所有组合。

[0015] 除非另有规定，本文使用的所有术语(包括技术术语和科学术语)具有如本发明所属领域的普通技术人员通常理解的相同的含义。还应该理解，诸如常用字典定义的那些术语应该解释为具有与它们在相关领域和本发明的上下文中的含义一致的含义，而不应该解释为理想化的或过于正式的含义，除非本文明确地加以定义。

[0016] 图1至图6是根据本发明的一些实施例的在各个阶段的制造半导体结构的方法的截面图。

[0017] 参照图1。形成半导体结构。该半导体结构包括衬底110、栅极结构121和123、以及至少一个源漏结构130。栅极结构121和123分别在衬底110上。源漏结构130在衬底110上，并邻近于栅极结构121和123。换言之，源漏结构130在栅极结构121和123之间。应该注意，栅极结构121和123的数量和源漏结构130的数量是说明性的，并且不应该限制本发明的各个实施例。本领域的技术人员可以根据实际场景选择合适数量的栅极结构121和123和源漏结构130。

[0018] 在一些实施例中，衬底110可由半导体材料制成，并且其中可包括诸如梯度层或埋入氧化物。在一些实施例中，衬底110包括可以无掺杂或有掺杂(例如，p型、n型或它们的组合)的块状硅。也可以使用适合形成半导体器件的其他材料。例如，锗、石英、蓝宝石和玻璃可以可选地用于衬底110。可选地，衬底110可以是绝缘体上半导体(SOI)衬底的有源层或多层结构，例如形成在块状硅层上的硅锗层。

[0019] 在一些实施例中，栅极介电层、扩散阻挡层、金属层、阻挡层、润湿层和填充金属的至少一个叠层形成栅极结构121和123中的至少一个。换言之，栅极结构121和123中的至少一个可以包括栅极介电层、扩散阻挡层、金属层、阻挡层、润湿层和填充金属的叠层。

[0020] 在一些实施例中，栅极介电层包括为介电层的界面层(IL，栅极介电层的下部部分)。在一些实施例中，IL包括诸如氧化硅层的氧化物层，该氧化物层可以通过衬底110的热氧化、化学氧化或沉积步骤形成。栅极介电层还可以包括高k介电层(栅极介电层的上部部分)，高k介电层包括高k介电材料，例如氧化铪、氧化镧、氧化铝或它们的组合。高k介电材料的介电常数(k值)高于约3.9，并且可以高于约7，并且有时高达约21或更高。高k介电层位于IL上方并且可以与IL接触。

[0021] 在一些实施例中，扩散阻挡层包括TiN、TaN或它们的组合。例如，扩散阻挡层可以包括TiN层(扩散阻挡层的下部部分)，和在TiN层上方的TaN层(扩散阻挡层的上部部分)。

[0022] 当栅极结构121和123中的一个形成n型金属氧化物半导体(MOS)器件时，金属层与扩散阻挡层接触。例如，在扩散阻挡层包括TiN层和TaN层的实施例中，金属层可以与TaN层物理接触。在栅极结构121和123中的一个形成p型MOS器件的替代实施例中，附加TiN层形成在TaN层(在扩散阻挡层中)和覆盖的金属层之间，并与TaN层和覆盖的金属层接触。附加TiN层为pMOS器件提供了合适的功函数，其功函数高于中间禁带的功函数(约4.5eV)，该中间禁带的功函数在价带的中间和硅的导带中。比中间禁带的功函数高的功函数被称为p功函数，并且具有p功函数的各个金属被称为p金属。

[0023] 金属层为nMOS器件提供合适的功函数，其功函数比中间禁带的功函数低。比中间禁带的功函数低的功函数被称为n功函数，并且具有n功函数的各个金属可被称为n金属。在一些实施例中，金属层是功函数低于约4.3eV的n金属。金属层的功函数也可以在约3.8eV至约4.6eV的范围内。根据一些实施例，金属层可包括铝钛(TiAl)(其可以包括、或没有、或基本上没有其它元素)。金属层的形成可通过物理汽相沉积(PVD)来实现。根据本发明的一些实施例，金属层在室温下(例如，从约20℃到约25℃)形成。在替代实施例中，在比室温高的升高温度中(例如，高于约200℃)形成金属层。

[0024] 在一些实施例中，阻挡层可包括TiN。阻挡层可通过原子层沉积(ALD)形成。

[0025] 在回流填充金属期间，润湿层具有粘附(并且润湿)随后形成的填充金属的能力。在一些实施例中，润湿层是钴层，其可用原子层沉积(ALD)或化学汽相沉积(CVD)来形成。

[0026] 填充金属可包括铝、铝合金(例如，铝钛)、钨、或铜，其也可用物理汽相沉积(PVD)、化学汽相沉积(CVD)等形成。可以回流填充金属。润湿层的形成改进了填充金属对下面的层的润湿。

[0027] 源漏结构130可通过掺杂杂质到至少一个有源半导体鳍片中形成，例如，利用光刻技术图案化并刻蚀衬底110来形成有源半导体鳍片。在一些实施例中，所得的MOS器件为nMOS器件，诸如磷或砷的n型杂质可在源漏结构130中掺杂。在一些其他实施例中，所得的MOS器件是pMOS器件，可在源漏结构130中掺杂诸如硼或BF2的p型杂质。

[0028] 可替换地，例如，源漏结构130可通过外延生长来形成。在这些实施例中，源漏结构130可用作源漏极应力件，以增强半导体器件的载流子迁移率和器件性能。源漏结构130可用循环沉积和蚀刻(CDE)工艺形成。CDE工艺包括外延沉积/部分蚀刻工艺，并至少一次重复外延沉积/部分蚀刻工艺。

[0029] 在一些实施例中，所得的MOS器件为nMOS器件，源漏结构130可以是n型外延结构。在一些实施例中，所得的MOS器件是pMOS器件中，源漏结构130可以是p型外延结构。n型外延结构可以由SiP、SiC、SiPC、Si、III-V族化合物半导体材料或它们的组合制成，并且p型外延结构可由SiGe、SiGeC、Ge、Si、III-V族化合物半导体材料或它们的组合制成。在形成n型外延结构期间，诸如磷或砷的n型杂质可在外延进程中掺杂。例如，当n型外延结构包括SiP或SiC时，掺杂n型杂质。此外，在p型外延结构的形成期间，诸如硼或BF2的p型杂质可在外延进程中掺杂。例如，当p型外延结构包括SiGe时，掺杂p型杂质。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适工艺。源漏结构130可以是原位掺杂。如果源漏结构130不在原位掺杂，执行第二注入工艺(即，结注入工艺)以掺杂源漏结构130。可以执行一次或多次退火工艺以激活源漏结构130。该退火工艺包括快速热退火(RTA)和/或激光退火工艺。

[0030] 此外，间隔件141在栅极结构121的侧壁上，并且间隔件143在栅极结构123的侧壁上。在一些实施例中，间隔件141和143中的至少一个包括一个或多个层，包括氮化硅、氮氧化硅、氧化硅或其它介电材料。可用的形成方法包括等离子增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、亚大气压化学汽相沉积(SACVD)和其他沉积方法。

[0031] 此外，硬掩模层145在栅极结构121的顶表面上，硬掩模层147在栅极结构123的顶表面上。例如，硬掩模层145和147可以包括氮化硅等。硬掩模层145和147可以用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其它合适的工艺、或它们的组合来形成。

[0032] 然后，在栅极结构121和123及源漏结构130上形成介电层150。介电层150是层间介电(ILD)层。介电层150由诸如氧化硅、氮化硅、氮氧化硅或它们的组合的介电材料制成。在一些实施例中，介电层150由低k介电材料制成，以提高电阻-电容(RC)延迟。低k介电材料的介电常数小于二氧化硅(SiO2)的介电常数。降低介电材料的介电常数的一种方法是引入碳(C)或氟(F)原子。例如，在SiO2(k＝3.9)中引入C原子以形成氢化的掺杂碳的氧化硅(SiCOH)(k介于2.7和3.3之间)，并且引入F原子以形成氟硅酸盐玻璃(FSG)(k介于3.5和3.9之间)减小其介电常数。在一些实施例中，例如，低k电介质材料是纳米孔碳掺杂氧化物(CDO)、黑金刚石(BD)、苯并环丁烯(BCB)基聚合物、芳香族(烃)热固性聚合物(ATP)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚亚芳基醚(PAE)、掺杂有碳的类金刚石氮(DLC)或它们的组合。例如，介电层150由化学汽相沉积(CVD)、旋涂或它们的组合形成。

[0033] 参考图2。凹槽151至少部分地形成在介电层150中，以露出间隔件141和143中至少一个的至少一部分，而介电层150的一部分留在源漏结构130上，其中，介电层150的在源漏结构130上的部分邻接于间隔件141和143并且在间隔件141和143之间。通过光刻和蚀刻工艺形成凹槽151。光刻和蚀刻工艺包括应用光刻胶、曝光、显影、蚀刻和去除光刻胶。例如，通过旋涂在介电层150上施加光刻胶。然后预烘烤光刻胶以去除过量的光刻胶溶剂。在预烘烤后，将光刻胶暴露于强光的图案。

[0034] 例如，强光是具有约436nm波长的G线、具有约365nm波长的I线、具有约248nm波长的氟化氪(KrF)受激准分子激光、具有约193nm波长的氟化氩(ArF)受激准分子激光、具有约157nm波长的氟化物(F2)准分子激光或它们的组合。在曝光以增强光刻的分辨率期间，可用折射率大于1的液体介质填充曝光工具的最后透镜之间的间隔和光刻胶的表面。曝光引起化学变化，允许某些光刻胶溶解于显影剂。

[0035] 然后，在显影之前执行曝光后烘烤(PEB)以帮助减少由入射光的破坏性和建设性干涉图案所造成的驻波现象。然后将显影剂施加到光刻胶上以去除溶解在显影剂中的一些光刻胶。然后，硬烘烤剩余的光刻胶以固化剩余的光刻胶。

[0036] 蚀刻未被剩余光刻胶保护的介电层150中的至少一个部分，以形成凹槽151。蚀刻介电层150可以是干法刻蚀，如反应离子蚀刻(RIE)、等离子体增强(PE)蚀刻或感应耦合等离子体(ICP)蚀刻。在一些实施例中，当介电层150由氧化硅制成时，可以用氟基RIE形成凹槽151。例如，用于干蚀刻介电层150的气体蚀刻剂是CF4/O2。

[0037] 在形成凹槽151之后，通过诸如等离子灰化、剥离或它们的组合从介电层150上去除光刻胶。等离子体灰化使用等离子体源以产生诸如氧或氟的单原子活性物质。活性物质与光刻胶结合以形成灰，使用真空泵去除灰。剥离使用诸如丙酮或苯酚溶剂的光刻胶剥离剂，以从介电层150上去除光刻胶。

[0038] 参照图3。保护层160形成在栅极结构121和123上或上方(或在硬掩模层145和147上或上方)的介电层150的顶表面上、凹槽151的至少一个侧壁上(即在栅极结构121和123上或上方的介电层150的至少一个侧壁上和露出的间隔件141和143的至少一部分上)、凹槽151的底表面(即源漏结构130上的介电层150的顶表面)上。例如，保护层160可包括氮化硅、氧化硅、氮氧化硅等。使用原子层沉积(ALD)、其它合适工艺或它们的组合形成保护层160。

[0039] 如图3和图4所示，执行各向异性蚀刻以去除在栅极结构121和123上或上方的介电层150的顶表面上以及在凹槽151的底表面上(即源漏结构130上的介电层150的顶表面上)的至少部分的保护层160、并且去除在源漏结构130上的部分介电层150，然而剩余的保护层160和部分剩余的介电层150仍覆盖凹槽151的侧壁(即在栅极结构121和123和间隔件141和
143上或上方的介电层150的侧壁)。因此，加深了凹槽151，并且由加深的凹槽151露出了源漏结构130。在一些实施例中，各向异性蚀刻可以是干法刻蚀，如反应离子蚀刻(RIE)、等离子体增强(PE)蚀刻或感应耦合等离子体(ICP)蚀刻。

[0040] 在图5中，将导电层170过填充凹槽151，然后去除在凹槽151外面的过量的导电层170。导电层170由金属制成，如铜(Cu)、铝(Al)、钨(W)、镍(Ni)、钴(Co)、钛(Ti)、铂(Pt)、钽(Ta)或它们的组合。例如，通过电化学沉积、物理汽相沉积(PVD)、化学汽相沉积(CVD)或它们的组合形成导电层170。

[0041] 然后，通过去除工艺去除在凹槽151外面的过量的导电层170。在一些实施例中，例如，通过化学机械抛光(CMP)工艺来去除过量的导电材料170。在一些实施例中，当导电层170由铜(Cu)制成时，CMP浆料由诸如悬浮磨料颗粒、氧化剂和腐蚀抑制剂的混合物制成，并且CMP浆料是酸性的。在CMP工艺之后，在凹槽151中形成导电插塞171(导电层170)。导电插塞171电连接到源漏结构130，并且保护层160在导电插塞171和间隔件141之间以及在导电插塞171和间隔件143之间。

[0042] 参照图6。在栅极结构121和123上或上方的介电层150上和导电插塞171上形成至少一个停止层180，使得在栅极结构121和123上或上方的介电层150和导电插塞171被停止层180覆盖。例如，停止层180可包括氧氮化硅、碳化硅、氮氧碳化硅、氮化硅或掺杂碳的氮化硅等。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其它合适工艺或它们的组合形成停止层180。

[0043] 在本发明另一个方面中，提供了一种半导体结构100。半导体结构100包括衬底110、栅极结构121和123、间隔件141和143、至少一个源漏结构130、至少一个导电插塞171和至少一个保护层160。栅极结构121和123在衬底110上。间隔件141在栅极结构121的至少一个侧壁上，并且间隔件143在栅极结构123的至少一个侧壁上。源漏结构130在衬底110上并邻近间隔件141和143，并且源漏结构130在间隔件141和143之间。导电插塞171电连接至源漏结构130。保护层160在导电插塞171和间隔件141之间以及在导电插塞171和间隔件143之间。

[0044] 具体地，保护层160由诸如氮化硅、氮氧化硅或它们的组合的介电材料制成。本发明的实施例不限制于此。根据实际应用，本领域的普通技术人员可以对保护层160作出适当的修改。

[0045] 半导体结构100还包括介电层150u。介电层150u在栅极结构121和123的至少一个上，并在其中具有开口O。源漏结构130通过开口O露出，并且导电插塞171的至少一部分在开口O中。导电插塞171至少通过开口O电连接到源漏结构130。保护层160还在导电插塞171和开口O的至少一个侧壁(即介电层150u的至少一个侧壁)之间。

[0046] 半导体结构100还包括介电层150d。介电层150d在导电插塞171和间隔件141之间，以及在导电插塞171和间隔件143之间。保护层160在介电层150d上方。也就是说，介电层150d在保护层160和源漏结构130之间。

[0047] 半导体结构100还包括在栅极结构121的顶表面上的掩模层145，以及在栅极结构123的顶表面上的硬掩模层147。换言之，硬掩模层145在栅极结构121和介电层150u之间，硬掩模层147在栅极结构123和介电层150u之间。

[0048] 源漏结构130可包括至少一个源漏应力件。本发明的实施例不限制于此。根据实际应用，本领域的普通技术人员可以对源漏结构130作出适当的修改。

[0049] 在加深凹槽151期间，保护层160可以保护间隔件141和143免受过度蚀刻。因此，在形成导电插塞171之后，导电插塞171可以与栅极结构121和123电隔离，而没有引起短路故障和/或泄漏问题。由于具有保护层160，进一步减小了器件尺寸，而没有对光刻和蚀刻工艺加重负载，并因此提高了器件性能。另外，降低了覆盖和图案负载的要求。此外，保护层160可扩大用于形成接触孔的工艺窗口并改善在半导体器件制造工艺中的线控制。因此，提高了制造半导体器件的可靠性和/或产率。

[0050] 根据本发明的一些实施例，一种半导体结构包括衬底、至少一个第一栅极结构、至少一个第一间隔件、至少一个源漏结构、至少一个导电插塞以及至少一个保护层。第一栅极结构在衬底上。第一间隔件在第一栅极结构的至少一个侧壁上。源漏结构邻近第一间隔件。导电插塞电连接至源漏结构。保护层在导电插塞和间隔件之间。

[0051] 根据本发明的一些实施例，一种半导体结构包括衬底、至少一个栅极结构、至少一个源漏结构、至少一个第一介电层、至少一个导电插塞以及至少一个保护层。栅极结构在衬底上。源漏结构在衬底上。第一介电层至少在栅极结构上，并具有在其中的开口，并且源漏结构通过开口露出。导电插塞至少通过开口电连接至源漏结构。保护层在导电插塞和开口的至少一个侧壁之间。

[0052] 根据本发明的一些实施例，一种制造半导体结构的方法包括以下步骤。形成介电层，介电层在至少一个栅极结构和至少一个源漏结构上。形成至少一个凹槽，凹槽至少部分地在介电层中。形成保护层，保护层至少在凹槽的至少一个侧壁上。加深凹槽以露出源漏结构。在凹槽中形成导电插塞，其中，导电插塞电连接至源漏结构。

[0053] 根据本发明的一个方面，一种半导体结构，包括：衬底；至少一个第一栅极结构，在衬底上；至少一个第一间隔件，在第一栅极结构的至少一个侧壁上；至少一个源漏结构，邻近第一间隔件；至少一个导电插塞，电连接至源漏结构；以及至少一个保护层，在导电插塞和第一间隔件之间。

[0054] 根据本发明的一个实施例，保护层由氮化硅、氮氧化硅或它们的组合制成。

[0055] 根据本发明的一个实施例，还包括：至少一个第二栅极结构，在衬底上；以及至少一个第二间隔件，在第二栅极结构的至少一个侧壁上，其中，源漏结构在第一间隔件和第二间隔件之间。

[0056] 根据本发明的一个实施例，保护层还在导电插塞和第二间隔件之间。

[0057] 根据本发明的一个实施例，还包括：第一介电层，在导电插塞和第一间隔件之间，以及在保护层和源漏结构之间。

[0058] 根据本发明的一个实施例，还包括：第二介电层，至少在第一栅极结构上，第二介电层具有在其中的开口，其中，导电插塞的至少一部分在开口中，并且保护层还在导电插塞和开口的至少一个侧壁之间。

[0059] 根据本发明的一个实施例，第一介电层和第二介电层由基本相同的材料制成。

[0060] 根据本发明的一个实施例，保护层和第一介电层由不同的材料制成。

[0061] 根据本发明的另一方面，一种半导体结构，包括：衬底；至少一个栅极结构，在衬底上；至少一个源漏结构，在衬底上；至少一个第一介电层，至少在栅极结构上并具有在其中的开口，其中，源漏结构通过开口露出；至少一个导电插塞，至少通过开口电连接至源漏结构；以及至少一个保护层，在导电插塞和开口的至少一个侧壁之间。

[0062] 根据本发明的一个实施例，还包括：至少一个间隔件，在栅极结构的至少一个侧壁上，其中，保护层还在导电插塞和间隔件的一部分之间。

[0063] 根据本发明的一个实施例，还包括：第二介电层，在导电插塞和间隔件之间，其中，保护层在第二介电层的上方。

[0064] 根据本发明的一个实施例，保护层由氮化硅、氮氧化硅或它们的组合制成。

[0065] 根据本发明的一个实施例，还包括：硬掩模层，在栅极结构和第一介电层之间。

[0066] 根据本发明的又一方面，一种制造半导体结构的方法，该方法包括：在至少一个栅极结构和至少一个源漏结构上形成介电层；至少部分地在介电层中形成至少一个凹槽；至少在凹槽的至少一个侧壁上形成保护层；加深凹槽以露出源漏结构；以及在凹槽中形成导电插塞，其中，导电插塞电连接至源漏结构。

[0067] 根据本发明的一个实施例，加深凹槽保留在凹槽的侧壁上的介电层的一部分。

[0068] 根据本发明的一个实施例，凹槽的侧壁上的介电层的一部分保留在栅极结构的至少一个侧壁上的至少一个间隔件上。

[0069] 根据本发明的一个实施例，形成保护层是在间隔件上形成保护层。

[0070] 根据本发明的一个实施例，形成保护层是在凹槽的底表面上形成保护层的一部分；以及其中，加深凹槽去除凹槽的底表面上的保护层的一部分。

[0071] 根据本发明的一个实施例，还包括：在介电层和导电插塞上形成至少一个停止层。

[0072] 根据本发明的一个实施例，通过各向异性蚀刻加深凹槽。

[0073] 上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。