影像感测器及使用其的影像撷取装置转让专利
申请号 : CN201610021035.2
文献号 : CN106973245B
文献日 : 2019-10-22
发明人 : 叶梅昭
申请人 : 原相科技股份有限公司
摘要 :
本发明提供一种影像感测器及使用其的影响撷取装置。影像感测器包括影像感测阵列以及电压供应阵列。影像感测阵列与电压供应阵列耦接于模拟数字转换器阵列。影像感测阵列撷取影像数据。影像感测阵列依照设定支援滚动快门机制与全局快门机制其中之一。电压供应阵列包括多个电压供应电路，以提供拟设电压。于自动校正期间，电压供应阵列提供拟设电压至模拟数字转换器阵列。模拟数字转换器阵列的多个比较器根据拟设电压执行自动校正功能。在比较器完成自动校正功能后，影像感测阵列输出影像数据至模拟数字转换器阵列。模拟数字转换器阵列将影像数据转换成数字化的影像数据。该影像感测器的电路设计更为简化、易于制造且制造成本低廉。
权利要求 :
1.一种影像感测器，耦接于一模拟数字转换器阵列，其中该模拟数字转换器阵列包括多个比较器，其特征在于，该影像感测器包括：一影像感测阵列，用以撷取一影像数据，该影像感测阵列包括多个像素，其中该影像感测阵列支援一滚动快门机制与一全局快门机制；
一电压供应阵列，耦接于该模拟数字转换器阵列，包括多个电压供应电路，用以提供一拟设电压；
其中，于一自动校正期间，该电压供应阵列提供该拟设电压至该模拟数字转换器阵列，且所述多个比较器根据该拟设电压执行一自动校正功能；在所述多个比较器完成该自动校正功能后，该影像感测阵列输出该影像数据至该模拟数字转换器阵列，接着该模拟数字转换器阵列将该影像数据转换成数字化的该影像数据；
其中，该模拟数字转换器阵列还包括：
多个计数器，所述多个计数器各自耦接于所述多个比较器的输出端，所述多个计数器的计数值随着时间而增加，在完成该自动校正功能后，所述多个比较器各自进入一比较模式；于一第一比较期间，该影像感测阵列逐列提供该影像数据的一部分至该模拟数字转换器阵列，接着所述多个比较器各自将该影像数据与一斜波电压做比较，并输出一第一比较结果至对应的计数器，所述多个计数器再根据所述多个第一比较结果调整所述多个计数值。
2.如权利要求1所述的影像感测器，其特征在于，所述多个计数器的输出端耦接于一影像处理电路，且该影像处理电路根据所述多个计数器输出的计数值判断数字化的该影像数据的灰阶值。
3.如权利要求2所述的影像感测器，其特征在于，当该第一比较结果指示该斜波电压低于该影像数据，所述多个计数器停止计数，并输出目前的计数值至该影像处理电路。
4.如权利要求3所述的影像感测器，其特征在于，于一第二比较期间，该影像感测阵列重置各像素的浮动扩散区，并逐列提供一参考电压至该模拟数字转换器阵列，接着所述多个比较器各自将该参考电压与该斜波电压做比较，并输出一第二比较结果至对应的计数器；当该第二比较结果指示该斜波电压低于该参考电压，所述多个计数器停止计数，并输出目前的计数值至该影像处理电路。
5.如权利要求4所述的影像感测器，其特征在于，该影像处理电路根据所述多个计数器于该第一比较期间与该第二比较期间内提供的计数值分别计算该影像数据的灰阶值以及该参考电压的灰阶值，接着该影像处理电路将该影像数据的灰阶值与该参考电压的灰阶值相减，以获得真实的影像的灰阶值。
6.如权利要求1所述的影像感测器，其特征在于，所述多个比较器的数量对应于该影像感测阵列的行数，且该影像感测阵列中同一行的所述多个像素耦接于同一个比较器。
7.如权利要求1所述的影像感测器，其特征在于，该影像感测阵列为一CMOS影像感测阵列。
8.如权利要求1所述的影像感测器，其特征在于，所述多个像素分别为一3T结构、一4T结构或一5T结构。
9.如权利要求1所述的影像感测器，其特征在于，该电压供应电路包括：
多个遮光像素，分别耦接于所述多个比较器，用以提供该拟设电压至所述多个比较器；
其中，所述多个遮光像素的感光元件被遮蔽，使得所述多个遮光像素的浮动扩散区的电压稳定，接着所述多个遮光像素根据所述多个浮动扩散区提供稳定的该拟设电压。
10.如权利要求9所述的影像感测器，其特征在于，所述多个遮光像素分别为一3T结构、一4T结构或一5T结构。
11.一种影像撷取装置，其特征在于，包括：
一模拟数字转换器阵列，包括多个比较器；
一影像感测器，耦接于该模拟数字转换器阵列，包括：
一影像感测阵列，用以撷取一影像数据，该影像感测阵列包括多个像素，其中该影像感测阵列支援一滚动快门机制与一全局快门机制；
一电压供应阵列，耦接于该模拟数字转换器阵列，包括多个电压供应电路，用以提供一拟设电压；
其中，于一自动校正期间，该电压供应阵列提供该拟设电压至该模拟数字转换器阵列，且所述多个比较器根据该拟设电压执行一自动校正功能；在所述多个比较器完成该自动校正功能后，该影像感测阵列输出该影像数据至该模拟数字转换器阵列，接着该模拟数字转换器阵列将该影像数据转换成数字化的该影像数据；
其中，该模拟数字转换器阵列还包括：
多个计数器，所述多个计数器各自耦接于所述多个比较器的输出端，所述多个计数器的计数值随着时间而增加，在完成该自动校正功能后，所述多个比较器各自进入一比较模式；于一第一比较期间，该影像感测阵列逐列提供该影像数据的一部分至该模拟数字转换器阵列，接着所述多个比较器各自将该影像数据与一斜波电压做比较，并输出一第一比较结果至对应的计数器，所述多个计数器再根据所述多个第一比较结果调整所述多个计数值。
12.如权利要求11所述的影像撷取装置，其特征在于，所述多个计数器的输出端耦接于该影像撷取装置的一影像处理电路，且该影像处理电路根据所述多个计数器输出的计数值判断数字化的该影像数据的灰阶值。
13.如权利要求12所述的影像撷取装置，其特征在于，当该第一比较结果指示该斜波电压低于该影像数据，所述多个计数器停止计数，并输出目前的计数值至该影像处理电路。
14.如权利要求13所述的影像撷取装置，其特征在于，于一第二比较期间，该影像感测阵列重置各像素的浮动扩散区，并逐列提供一参考电压至该模拟数字转换器阵列，接着所述多个比较器各自将该参考电压与该斜波电压做比较，并输出一第二比较结果至对应的计数器；当该第二比较结果指示该斜波电压低于该参考电压，所述多个计数器停止计数，并输出目前的计数值至该影像处理电路。
15.如权利要求14所述的影像撷取装置，其特征在于，该影像处理电路根据所述多个计数器于该第一比较期间与该第二比较期间内提供的计数值分别计算该影像数据的灰阶值以及该参考电压的灰阶值，接着该影像处理电路将该影像数据的灰阶值与该参考电压的灰阶值相减，以获得真实的影像的灰阶值。
16.如权利要求11所述的影像撷取装置，其特征在于，所述多个比较器的数量对应于该影像感测阵列的行数，且该影像感测阵列中同一行的所述多个像素耦接于同一个比较器。
17.如权利要求11所述的影像撷取装置，其特征在于，该影像感测阵列为一CMOS影像感测阵列。
18.如权利要求11所述的影像撷取装置，其特征在于，所述多个像素分别为一3T结构、一4T结构或一5T结构。
19.如权利要求11所述的影像撷取装置，其特征在于，该电压供应电路包括：
多个遮光像素，分别耦接于所述多个比较器，用以提供该拟设电压至所述多个比较器；
其中，所述多个遮光像素的感光元件被遮蔽，使得所述多个遮光像素的浮动扩散区的电压稳定，接着所述多个遮光像素根据所述多个浮动扩散区提供稳定的该拟设电压。
20.如权利要求19所述的影像撷取装置，其特征在于，所述多个遮光像素分别为一3T结构、一4T结构或一5T结构。
说明书 :
影像感测器及使用其的影像撷取装置
技术领域
[0001] 本发明涉及一种影像感测器，且特别涉及一种可支援滚动快门机制与全局快门机制的影像感测器，以及使用其的影像撷取装置。
背景技术
[0002] 随着光电产品的发展，影像感测器的需求也不停的增加。影像感测器大致可分成两大类：互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)影像感测器与电荷耦合元件(charge-coupled device，CCD)影像感测器，其中因CMOS影像感测器具低功率消耗以及低制造成本等优点而被广泛发展使用。
[0003] 影像感测器包括了多个矩阵排列的像素以及多个比较器。若影像感测器为行模拟数字转换器(Column Analog-to-Digital Converter)结构，所述多个像素中位于同一行的像素耦接于同一个比较器。每一个像素用以感测一亮度信息并对应产生一影像数据。每一个像素一般包括感光元件以及由至少一输出晶体管组成的读取电路。进一步地说，感光元件用以感测入射光线，并对应地输出电荷至一浮动扩散区(floating diffusion region)储存。所述输出晶体管将浮动扩散区所累积储存的电荷转换为影像数据并输出至比较器。比较器再根据影像数据以及一参考电压输出对应的比较结果至后端的影像处理电路，以产生对应的影像。
[0004] 目前的影像感测器可以支援两种机制，分别是滚动快门(Rolling Shutter)机制与全局快门(Global Shutter)机制。当影像感测器工作于滚动快门机制，多个像素逐列曝光并产生影像资料，接着逐列提供影像数据至比较器。另一方面，当影像感测器工作于全局快门机制，所有的像素被同时曝光，接着所述多个像素再逐列提供影像数据至比较器。
[0005] 每一个比较器在影像感测器工作于滚动快门机制与全局快门机制时分别有不同的偏压。一般来说，影像感测器使用两套比较器与影像处理电路来分别处理滚动快门机制与全局快门机制下所输出的影像数据。若要使用同一套比较器与影像处理电路来满足两种不同的偏压，会使比较器的设计便的复杂且难以实现。然而，使用两套比较器与影像处理电路又会造成影像感测器的成本与面积提高。
发明内容
[0006] 本发明提供一种影像感测器及使用其的影像撷取装置，以解决现有技术中影像感测器使用两套比较器与影像处理电路来分别处理滚动快门机制与全局快门机制下所输出的影像数据时带来的成本和面积提高的技术问题。
[0007] 本发明实施例提供一种影像感测器。所述影像感测器包括影像感测阵列以及电压供应阵列。影像感测阵列与电压供应阵列耦接于一模拟数字转换器阵列。模拟数字转换器阵列包括多个比较器。影像感测阵列包括多个像素。影像感测阵列用以撷取影像数据。影像感测阵列依照设定支援一滚动快门机制与一全局快门机制其中之一。电压供应阵列包括多个电压供应电路，用以提供一拟设电压。于自动校正期间，电压供应阵列提供拟设电压至模拟数字转换器阵列。所述多个比较器根据拟设电压执行一自动校正功能。在所述多个比较器完成自动校正功能后，影像感测阵列输出影像数据至模拟数字转换器阵列。模拟数字转换器阵列将影像数据转换成数字化的影像数据。
[0008] 本发明实施例提供一种影像撷取装置。所述影像撷取装置包括模拟数字转换器阵列以及影像感测器。所述影像感测器包括影像感测阵列以及电压供应阵列。影像感测阵列与电压供应阵列耦接于模拟数字转换器阵列。模拟数字转换器阵列包括多个比较器。影像感测阵列包括多个像素。影像感测阵列用以撷取影像数据。影像感测阵列依照设定支援一滚动快门机制与一全局快门机制其中之一。电压供应阵列包括多个电压供应电路，用以提供一拟设电压。于自动校正期间，电压供应阵列提供拟设电压至模拟数字转换器阵列。所述多个比较器根据拟设电压执行一自动校正功能。在所述多个比较器完成自动校正功能后，影像感测阵列输出影像数据至模拟数字转换器阵列。模拟数字转换器阵列将影像数据转换成数字化的影像数据。
[0009] 综上所述，本发明实施例所提供的影像感测器及使用其的影像撷取装置，通过电压供应阵列提供稳定的拟设电压给模拟数字转换器阵列的比较器，可以让影像撷取装置使用同一套模拟数字转换器阵列与影像处理电路来实现滚动快门机制以及全局快门机制，并产生对应的影像。相较于传统的影像撷取装置，本发明实施例所提供的影像感测器及使用其的影像撷取装置的电路设计更为简化、易于制造且制造成本低廉。
[0010] 为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与附图说明书附图仅用来说明本发明，而非对本发明的权利范围作任何的限制。
附图说明
[0011] 图1是本发明实施例提供的影像撷取装置的示意图。
[0012] 图2是本发明实施例提供的影像感测器与模拟数字转换器阵列的示意图。
[0013] 图3是本发明实施例提供的比较器的示意图。
[0014] 图4是传统的比较器于滚动快门机制与全局快门机制的运作波形图。
[0015] 图5是本发明实施例提供的比较器的运作波形图。
[0016] 附图标记说明：
[0017] 1：影像撷取装置
[0018] 10：影像感测器
[0019] 11：模拟数字转换器阵列
[0020] 12：影像处理电路
[0021] 100：行像素矩阵
[0022] 101：电压供应电路
[0023] 110：比较器
[0024] 111：计数器
[0025] VDD：供应电压
[0026] PD：感光元件
[0027] TG：转移晶体管
[0028] FD：浮动扩散区
[0029] RST：重置晶体管
[0030] SF：源极追随器
[0031] RSL：列选择晶体管
[0032] RSEL：列选择信号
[0033] C1：第一电容
[0034] C2：第二电容
[0035] PXO：影像数据
[0036] RDAC：斜波电压
[0037] Vdummy：拟设电压
[0038] IS：电流源
[0039] M1：第一晶体管
[0040] M2：第二晶体管
[0041] M3：第三晶体管
[0042] M4：第四晶体管
[0043] SW1：第一开关晶体管
[0044] SW2：第二开关晶体管
[0045] Vdip：第一端点
[0046] Vdin：第二端点
[0047] T1、T2、T3、T4：时间点
具体实施方式
[0048] 在下文将参看说明书附图更充分地描述各种例示性实施例，在说明书附图中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此等例示性实施例使得本发明将为详尽且完整，且将向本领域技术人员充分传达本发明概念的范畴。在诸附图中，可为了清楚而夸示层及区的大小及相对大小。类似数字始终指示类似元件。
[0049] 应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种元件或信号等，但此等元件或信号不应受此等术语限制。此等术语乃用以区分一元件与另一元件，或者一信号与另一信号。另外，如本文中所使用，术语“或”视实际情况可能包括相关联的列出项目中的任一者或者多者的所有组合。
[0050] 请参阅图1，图1是本发明实施例提供的影像撷取装置的示意图。影像撷取装置1包括影像感测器10、模拟数字转换器阵列11以及影像处理电路12。影像感测器10耦接于模拟数字转换器阵列11。模拟数字转换器阵列11耦接于影像处理电路12。
[0051] 影像撷取装置1可应用于具成像功能的电子装置包括但不限于数字相机(digital camera)、数字摄录机(camcorder)、行车记录器(driving recorder)、车辆导航系统(car navigation system)、扫描装置(scanner)、网络相机(web camera)、视频电话(video phone)与监视系统(surveillance system)。
[0052] 影像感测器10例如为互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)影像感测器与电荷耦合元件(charge-coupled device，CCD)影像感测器。影像感测器10用以撷取一影像数据，并将影像数据输出至模拟数字转换器阵列11。影像感测器10的详细结构将于下方段落作详细介绍。
[0053] 模拟数字转换器阵列11包含适当的逻辑、电路和/或编码，用以将影像数据转换成数字化的影像数据，即将影像数据转换为二进位的形式。接着模拟数字转换器阵列11将数字化的影像数据输出至影像处理电路12。模拟数字转换器阵列11的详细结构将于下方段落作详细介绍。
[0054] 影像处理电路12包含适当的逻辑、电路和/或编码，用以自数字化的影像数据中获取真实的影像，或对数字化的影像数据进行影像处理。举例来说，影像处理电路12可用以对数字化的影像数据进行像素亮度补偿及整合处理。影像处理电路12具有一像素补偿机制，会将对应各像素的数字化的影像数据依据环境亮度以及各像素的转换增益进行适当补偿。
[0055] 以下将针对影像感测器10与模拟数字转换器阵列11的结构与工作作进一步介绍。请参阅图2，图2是本发明实施例提供的影像感测器与模拟数字转换器阵列的示意图。影像感测器10包括影像感测阵列以及电压供应阵列。影像感测阵列包括多个像素，并形成一像素阵列。电压供应阵列包括多个电压供应电路101。模拟数字转换器阵列11包括多个比较器
110、多个计数器111、多个第一电容C1以及多个第二电容C2。所述多个第一电容C1与多个第二电容C2分别耦接于所述多个比较器110的反向输入端与非反向输入端。所述多个比较器
110的输出端分别耦接于所述多个计数器111。所述多个计数器111的输出端分别耦接于影像处理电路12。为方便说明，图2仅绘示一个比较器110、一个计数器111、一个第一电容C1以及一个第二电容C2。
110、多个计数器111、多个第一电容C1以及多个第二电容C2。所述多个第一电容C1与多个第二电容C2分别耦接于所述多个比较器110的反向输入端与非反向输入端。所述多个比较器
110的输出端分别耦接于所述多个计数器111。所述多个计数器111的输出端分别耦接于影像处理电路12。为方便说明，图2仅绘示一个比较器110、一个计数器111、一个第一电容C1以及一个第二电容C2。
[0056] 于本实施例中，影像感测阵列为行模拟数字转换器(Column Analog-to-Digital Converter)结构。因此，所述多个像素中位于同一行的像素耦接于同一个比较器110，并形成多个行像素矩阵100，其中所述多个行像素矩阵100彼此平行设置而形成影像感测阵列。换言之，比较器110的数量对应于影像感测阵列的行数。此外，一个电压供应电路101耦接于一个行像素矩阵100以及一个比较器110，故电压供应电路101的数量同样对应于影像感测阵列的行数。需注意的是，图2同样仅绘示了一个行像素矩阵100以及一个电压供应电路
101。然而，本实施例并不限定行像素矩阵100的像素数量以及电压供应电路101的数量。于其他实施例中，一个电压供应电路101亦可耦接于多个行像素矩阵100以及多个比较器110。
101。然而，本实施例并不限定行像素矩阵100的像素数量以及电压供应电路101的数量。于其他实施例中，一个电压供应电路101亦可耦接于多个行像素矩阵100以及多个比较器110。
[0057] 影像感测阵列用以撷取一影像数据PXO。影像感测阵列可依照设定支援一滚动快门(Rolling Shutter)机制与一全局快门(Global Shutter)机制其中之一。当影像感测阵列工作于滚动快门机制，所述多个像素逐列曝光并产生影像数据PXO，接着逐列提供影像数据PXO至模拟数字转换器阵列11。另一方面，当影像感测器工作于全局快门机制，所有的像素被同时曝光，接着所述多个像素再逐列提供影像数据PXO至模拟数字转换器阵列11。
[0058] 由图2可知，本实施例的像素为4T(four-transistor)结构。各像素包括感光元件PD、浮动扩散区FD、源极追随器(source follower)SF、列选择晶体管RSL、重置晶体管RST以及转移晶体管(transfer transistor)TG。感光元件PD的一端耦接于转移晶体管TG，而感光元件PD的另一端接地。转移晶体管TG耦接于感光元件PD与浮动扩散区FD之间。源极追随器SF的栅极耦接于浮动扩散区FD，且源极追随器SF的漏极耦接于一电源供应端，以接收一供应电压VDD。列选择晶体管RSL的漏极耦接于源极追随器SF的源极，且列选择晶体管RSL的源极耦接于比较器110。重置晶体管RST耦接于电源供应端与浮动扩散区FD之间。此外，转移晶体管TG的栅极、重置晶体管RST的栅极以及列选择晶体管RSL的栅极分别耦接于驱动电路(图2未绘示)。
[0059] 感光元件PD用以感测入射光线，并对应产生电荷。感光元件PD可例如为光电二极管、光晶体管、光闸(photo-gate)、钉札光电二极管(Pinned Photo Diode)或其组合等可将光转换为电荷的电子元件。
[0060] 浮动扩散区FD是由感光元件PD与源极追随器SF间的寄生电容及/或另外设置的外挂电容所组成。浮动扩散区FD用以接收并储存感光元件PD所产生的电荷。
[0061] 转移晶体管TG用以选择性地将感光元件PD产生的电荷转移至浮动扩散区FD。详细地说，转移晶体管TG受控于驱动电路输出的转移信号。当驱动电路输出逻辑低电平的转移信号截止转移晶体管TG时，感光元件PD所产生的电荷即无法被传送至浮动扩散区FD。而当驱动电路产生逻辑高电平的转移信号导通转移晶体管TG时，转移晶体管TG会将感光元件PD所产生的电荷转移传送至浮动扩散区FD累积储存。
[0062] 源极追随器SF于导通时会根据浮动扩散区FD输出的电荷于源极追随器SF的栅极形成的栅极电压，对应产生影像数据PXO。列选择晶体管RSL接收影像数据PXO，并根据驱动电路输出的列选择信号RSEL选择性地将影像数据PXO输出至比较器110。
[0063] 重置晶体管RST用以根据驱动电路输出的重置信号，选择性地以电源供应端输出的供应电压VDD重置浮动扩散区FD。举例来说，当重置信号为逻辑低电平时，重置晶体管RST会截止运作并下拉感光元件PD的阴极的电压电平，此时，感光元件PD会感测入射光线并对应产生电荷储存于浮动扩散区FD。而当重置信号为逻辑高电平时，重置晶体管RST即会被导通使得感光元件PD的阴极的电压电平被重置为初始电位(亦即供应电压VDD)，从而释放清除残留于浮动扩散区FD内的电荷，即重置浮动扩散区FD。
[0064] 值得一提的是，于本实施例中，所述多个像素为4T结构。然而，本发明并不以此为限。于其他实施例中，所述多个像素亦可为3T(three-transistor)结构或5T(five-transistor)结构。若所述多个像素为3T结构，则所述多个像素不包括转移晶体管TG。若所述多个像素为5T结构，则所述多个像素除了感光元件PD、浮动扩散区FD、源极追随器SF、列选择晶体管RSL、重置晶体管RST以及转移晶体管TG外，还包括一全局快门晶体管(global shutter transistor)。3T结构的像素与5T结构的像素的运作原理为所属技术领域具通常知识者，在影像处理领域中常用的技术，故在此不再赘述。
[0065] 电压供应电路101包含适当的逻辑、电路和/或编码，用以提供一拟设电压Vdummy给比较器110。拟设电压Vdummy为一稳定的固定电压。比较器110根据拟设电压Vdummy执行一自动校正(Auto Zero)功能，以解决比较器110的多个晶体管因工艺差异而不匹配的问题。
[0066] 于本实施例中，电压供应电路101为一种遮光像素。举例来说，遮光像素的结构与前述的像素相同，例如为4T结构的像素。与前述的像素不同的是，遮光像素的感光元件PD被遮蔽而不会受到入射光线的影响。因此，遮光像素的浮动扩散区FD的电压稳定。接着遮光像素根据浮动扩散区FD提供稳定的拟设电压Vdummy给比较器110，比较器110再执行自动校正功能。
[0067] 本实施例并不限定电压供应电路101的结构。于其他实施例中，电压供应电路101可以是3T结构的遮光像素、5T结构的遮光像素或是其他可提供固定电压的电路。然而，为了方便制作，电压供应电路101的结构被设计成与影像感测阵列的像素相同。
[0068] 以下将就比较器110的结构作进一步介绍。配合图2，请参阅图3，图3是本发明实施例提供的比较器的示意图。比较器110包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一开关晶体管SW1、第二开关晶体管SW2以及电流源IS。于本实施例中，第一晶体管M1以及第二晶体管M2为N型金氧半场效晶体管，而第三晶体管M3以及第四晶体管M4为P型金氧半场效晶体管。
[0069] 第一晶体管M1的源极耦接于电流源IS，且第一晶体管M1的漏极耦接于第三晶体管M3。第二晶体管M2的源极耦接于电流源IS，且第二晶体管M2的漏极耦接于第四晶体管M4。电流源IS用以控制流经第一晶体管M1以及第二晶体管M2的电流量。第一晶体管M1的栅极耦接于第一电容C1。第二晶体管M2的栅极耦接于第二电容C2。第四晶体管M4的栅极耦接于第四晶体管M4的漏极，且第四晶体管M4的漏极还耦接于计数器111。
[0070] 此外，第一开关晶体管SW1电性连接于第一晶体管M1的漏极与栅极之间。第二开关晶体管SW2电性连接于第二晶体管M2漏极与栅极之间。于本实施例中，第一开关晶体管SW1与第二开关晶体管SW2为P型金氧半场效晶体管。然而，本发明并不以此为限。于其他实施例中，第一开关晶体管SW1与第二开关晶体管SW2亦可以为N型金氧半场效晶体管。所属技术领域技术人员可依比较器110所承受的电压大小来改变第一开关晶体管SW1与第二开关晶体管SW2的类型。
[0071] 比较器110通过第一晶体管M1的栅极接收斜波电压RDAC，并通过第二晶体管M2的栅极接收行像素矩阵100提供的影像数据PXO。比较器110接着根据斜波电压RDAC与影像数据PXO输出比较结果至计数器111。
[0072] 需注意的是，上述比较器110的结构仅为举例说明，并非用以限制本发明。于其他实施例中，比较器110亦可以为不同的结构。
[0073] 以下将根据图3的比较器110的结构说明滚动快门机制与全局快门机制。请参阅图4，图4是传统的比较器于滚动快门机制与全局快门机制的运作波形图。斜波电压RDAC为固定波形。比较器110被设计成可以依照设定支援滚动快门机制或全局快门机制。需注意的是，于本实施例中，影像感测器10并不包括电压供应阵列，或是电压供应阵列的电压供应电路101并未向比较器110提供拟设电压Vdummy。
[0074] 首先，影像感测阵列运作于滚动快门机制的说明如下。影像感测器10的影像感测阵列中的像素逐列地被曝光。于时间点T1，比较器110执行自动校正功能。影像感测阵列中第一列的像素完成曝光后，所述多个像素的转移晶体管TG尚未导通，故浮动扩散区FD并未接收到任何电荷。换言之，此时像素输出的影像数据PXO为参考电压。像素的列选择晶体管RSL接收逻辑高电平的列选择信号RSEL，使得像素开始提供逻辑高电平的影像数据PXO给对应的比较器110。比较器110的第一开关晶体管SW1与第二开关晶体管SW2处于导通(Turn On)状态。因此，比较器110校正并记录第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4彼此间的偏移电压Voffset，并将偏移电压Voffset储存于第一电容C1与第二电容C2中，以完成自动校正功能。换言之，时间点T1至时间点T2即为比较器110的自动校正期间。
[0075] 值得一提的是，此时比较器110的第一端点Vdip的电位为供应电压VDD与第三晶体管M3的工作电压Vth_p的差值，即(VDD-Vth_p)。比较器110的第二端点Vdin的电位为供应电压VDD与第四晶体管M4的工作电压Vth_p的差值，即(VDD-Vth_p)。
[0076] 于时间点T2，比较器110进入第一比较期间。由于第一电容C1中已储存了偏移电压Voffset，第一端点Vdip的电位将变为(VDD-Vth_p+Voffset)。接着，第一端点Vdip的电位将随着斜波电压RDAC降低而开始下降。计数器111开始运作，以计算第一端点Vdip的电位下降至低于第二端点Vdin的电位间所花费的时间。
[0077] 此时，转移晶体管TG尚未导通以将电荷转移至浮动扩散区FD，故影像数据PXO为逻辑高电平的参考电压。因此，第二端点Vdin的电位将保持在(VDD-Vth_p)。直到第一端点Vdip的电位低于第二端点Vdin的电位，计数器111停止计数，并将内部的计数值输出给影像处理电路12。也就是说，计数器111于第一比较期间所获得的计数值对应偏移电压Voffset的大小。影像处理电路12将计数值转换为影像的灰阶度。换句话说，影像撷取装置1通过计数器111将影像所代表的电压转换为时间的概念。影像处理电路12再将时间转换为灰阶度的概念。
[0078] 具体来说，斜波信号RDAC为一种步阶信号。计数器111的计数值对应到斜波信号RDAC的每一阶。例如：计数值为1对应步阶信号的第一阶，计数值为2对应步阶信号的第二阶，以此类推。另外，计数值又可以对应到灰阶值(0～255)的其中一者。据此，影像处理电路12可以直接根据计数器111输出的计数值来判断影像的二进位灰阶值。
[0079] 附带一提，第一开关晶体管SW1与第二开关晶体管SW2在比较器进入比较模式(即第一比较期间或第二比较期间)后就被截止。
[0080] 于时间点T3，比较器110进入第二比较期间。斜波电压RDAC回到原本的逻辑电平，也就是第一端点Vdip的电位将回到(VDD-Vth_p+Voffset)。接着斜波电压RDAC开始下降，使得第一端点Vdip的电位再次发生变化。计数器111将内部的计数值重置，并重新开始计数。此时，影像感测阵列中第一列的像素的转移晶体管TG被导通，使得像素撷取的影像转移至浮动扩散区FD。接着，所述多个像素各自输出逻辑低电平的影像数据PXO。影像数据PXO会藕荷进第二端点Vdin，使得第二端点Vdin的电位变为(VDD-Vth_p-|ΔV|)。ΔV代表真实的影像。
[0081] 同理，计数器111计算第一端点Vdip的电位下降至低于第二端点Vdin的电位间所花费的时间，并将计数值输出给影像处理电路12。计数器111于第二比较期间所获得的计数值对应偏移电压Voffset与真实的影像的绝对值的总和，即(Voffset+|ΔV|)。
[0082] 附带一提，为了确保比较器110可以正常运作，电流源IS的电位被设计成低于第二端点Vdin的电位。因为第二端点Vdin的电位低于电流源IS的电位的话，电流源IS无法正常地提供电流给比较器110内的元件。
[0083] 于时间点T4，比较器110结束第二比较期间。列选择信号RSEL变为逻辑低电平，使得列选择晶体管RSL截止。影像处理电路12将第一比较期间与第二比较期间所获得的计数值对应的灰阶值相减，即可获得真实的影像|ΔV|的灰阶值。
[0084] 另一方面，比较器110运作于全局快门机制的说明如下。影像感测器10的影像感测阵列中的所有的像素被同时曝光，接着影像感测阵列再逐列提供影像数据PXO至对应的比较器110。值得一提的是，为了支援滚动快门机制，比较器110内的晶体管的偏压被设定在相对高的电平。
[0085] 于时间点T1，比较器110执行自动校正功能。由于所述多个像素已经撷取了影像，此时比较器110接收的是逻辑低电平的影像数据PXO。比较器110校正并记录第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4彼此间的偏移电压Voffset，并将偏移电压Voffset储存于第一电容C1与第二电容C2中，以完成自动校正功能。
[0086] 值得一提的是，此时比较器110的第一端点Vdip的电位为供应电压VDD与第三晶体管M3的工作电压Vth_p的差值，即(VDD-Vth_p)。比较器110的第二端点Vdin的电位同样为供应电压VDD与第四晶体管M4的工作电压Vth_p的差值，即(VDD-Vth_p)。
[0087] 于时间点T2，比较器110进入第一比较期间。第一端点Vdip的电位为(VDD-Vth_p+Voffset)，且第一端点Vdip的电位将随着斜波电压RDAC降低而开始下降。计数器111开始运作，以计算第一端点Vdip的电位下降至低于第二端点Vdin的电位间所花费的时间。此时，所述多个像素已经曝光完毕，故影像数据PXO依然维持在逻辑低电平。换言之，第二端点Vdin的电位将保持在(VDD-Vth_p)，且低于第一端点Vdip的电位。
[0088] 于时间点T3，比较器110进入第二比较期间。此时，像素的重置晶体管RST被导通，使得浮动扩散区FD被重置。换言之，比较器110收到的是逻辑高电平的影像数据PXO，即参考电压。而真实的影像ΔV所对应的电压同样会藕荷进第二端点Vdin，使得第二端点Vdin的电位变为(VDD-Vth_p+|ΔV|)。也就是说，比较器110运作于滚动快门机制与全局快门机制时，第二端点Vdin会有数种不同的偏压，造成比较器110的设计困难。
[0089] 另一方面，模拟数字转换器阵列11的第二电容C2已经储存了偏移电压Voffset。此时再接收逻辑高电平的影像数据PXO，第二开关晶体管SW2会被误触而导通，使得第二电容C2内所储存的电荷流失。也就是说，比较器110无法完成自动校正。
[0090] 另外，比较器110的工作区间亦会因为接收逻辑高电平的影像数据PXO而被破坏。举例来说，比较器110的工作区间在0～3.3V，其中比较器110中的每一个元件都要消耗一个工作电压。电流源IS同样要消耗一个工作电压(例如0.5V)，且第二端点Vdin的电位不能低于电流源IS的工作电压。假设比较器110内的偏压保持在2.8V，此时再进来一个逻辑高电平的影像数据PXO(例如0.6V)，比较器110所承受的电压会超过工作区间，造成各元件不能正常地运作。
[0091] 为了解决上述的问题，可以增加比较器110的工作区间。然而，若将比较器110的工作区间做的太大，会使得比较器110的制造成本提高，且高电位的工作区间鲜少被使用。
[0092] 因此，本发明实施例采用不同的方式来解决上述的问题，使得影像感测阵列与比较器110可以支援滚动快门机制或全局快门机制。请参阅图5，图5是本发明实施例提供的比较器的运作波形图。于图4的实施例不同的是，影像感测器10还通过电压供应阵列向比较器110提供拟设电压Vdummy。
[0093] 以下将先就影像感测阵列运作于全局快门机制进行说明。于时间点T1，比较器110进入自动校正期间，以执行自动校正功能。影像感测器10的影像感测阵列中的所有的像素被同时曝光。此时，列选择信号RSEL保持逻辑低电平，使得列选择晶体管RSL截止，且所述多个像素撷取到的影像数据PXO并未输入比较器110。
[0094] 取而代之，电压供应阵列的电压供应电路101开始向对应的比较器110提供逻辑高电平的拟设电压Vdummy。比较器110根据逻辑高电平的拟设电压Vdummy完成自动校正功能，并将偏移电压储存于第一电容C1与第二电容C2。此时比较器110的第一端点Vdip与第二端点Vdin的电位同样为(VDD-Vth_p)。
[0095] 于时间点T2，比较器110进入比较模式。电压供应阵列停止供应拟设电压Vdummy。第一端点Vdip的电位为(VDD-Vth_p+Voffset)，且第一端点Vdip的电位随着斜波电压RDAC降低而开始下降。另外，列选择信号RSEL转变为逻辑高电平，以导通列选择晶体管RSL。所述多个像素开始将撷取到的影像数据PXO输入比较器110。此时真实的影像ΔV所对应的电压会藕荷进第二端点Vdin，使得第二端点Vdin的电位变为(VDD-Vth_p-|ΔV|)。此时第二端点Vdin的电位相当于在上述滚动快门机制的第二比较期间时第二端点Vdin的电位。
[0096] 比较器110比较第一端点Vdip的电位与第二端点Vdin的电位，并输出第一比较结果给计数器111。计数器111接着根据第一比较结果计算第一端点Vdip的电位下降至低于第二端点Vdin的电位间所花费的时间，并将对应的计数值输出至影像处理电路12。计数器111所获得的计数值对应偏移电压Voffset与真实的影像的绝对值的总和，即(Voffset+|ΔV|)。
[0097] 于时间点T3，比较器110进入第二比较期间。第一端点Vdip的电位将回到(VDD-Vth_p+Voffset)。此时，像素的重置晶体管RST被导通，使得浮动扩散区FD被重置。换言之，比较器110收到的是逻辑高电平的影像数据PXO，即参考电压。第二端点Vdin的电位将回到(VDD-Vth_p)，相当于在上述滚动快门机制的第一比较期间时第二端点Vdin的电位。由此可知，比较器110在滚动快门机制与全局快门机制下具有相同的偏压。因此，影像撷取装置1可以使用同一套模拟数字转换器阵列11与影像处理电路12来处理影像感测器10运作于滚动快门机制以及全局快门机制时产生的影像数据PXO。
[0098] 比较器110比较第一端点Vdip的电位与第二端点Vdin的电位，并输出第二比较结果给计数器111。计数器111同样根据第二比较结果计算第一端点Vdip的电位下降至低于第二端点Vdin的电位间所花费的时间，并将对应的计数值输出至影像处理电路12。此时，计数器111所获得的计数值对应偏移电压Voffset的大小。
[0099] 于时间点T4，比较器110结束第二比较期间。列选择信号RSEL变为逻辑低电平，使得列选择晶体管RSL截止。影像处理电路12将第一比较期间与第二比较期间所获得的计数值对应的灰阶值相减，以获得真实的影像|ΔV|的灰阶值。
[0100] 如此一来，影像感测阵列运工作于全局快门机制时，比较器110还是能够正常地运作，使得影像处理电路12可以从影像感测阵列提供的影像数据PXO中获取真正的影像|ΔV|。
[0101] 附带一提，影像感测阵列运作于滚动快门机制时，电压供应电路101同样可以向对应的比较器110提供逻辑高电平的拟设电压Vdummy，以供比较器110完成自动校正。然而，本发明并不对此做限制。其理由在于，当影像感测阵列运作于滚动快门机制时，所述多个像素在比较器110完成自动校正后，对应的转移晶体管TG才会导通，使得电荷转移至浮动扩散区FD。所述多个像素在自动校正期间同样提供逻辑高电平的电压给比较器110进行自动校正。因此，在影像感测阵列运作于滚动快门机制时，电压供应电路101亦可以不提供拟设电压Vdummy给比较器110。
[0102] 综上所述，本发明实施例所提供的影像感测器及使用其的影像撷取装置，通过电压供应阵列提供稳定的拟设电压给模拟数字转换器阵列的比较器，可以让影像撷取装置使用同一套模拟数字转换器阵列与影像处理电路来实现滚动快门机制以及全局快门机制，并产生对应的影像。相较于传统的影像撷取装置，本发明实施例所提供的影像感测器及使用其的影像撷取装置的电路设计更为简化、易于制造且制造成本低廉。
[0103] 此外，本发明实施例所提供的影像感测器及使用其的影像撷取装置，还利用模拟数字转换器阵列的计数器将影像感测器撷取的影像数据转换为二进位的形式。由于影像处理电路同样以二进位进行运算，影像处理电路可以不用花费时间在转换影像数据的格式。
[0104] 以上所述，仅为本发明最佳的具体实施例，而本发明的特征并不局限于此，任何本领域技术人员在本发明的领域内，可轻易思及的变化或修饰，皆可涵盖在以下本案的专利范围。