存储器以及位线驱动电路

摘要

本发明提供一种存储器以及位线驱动电路，所述位线驱动电路包括：第一NMOS晶体管，栅极和漏极连接第一电源端；第一PMOS晶体管，栅极连接第一输入端，源极连接所述第一NMOS晶体管的源极，漏极连接一第一节点；第二NMOS晶体管，栅极连接所述第一输入端，源极连接第二电源端，漏极连接所述第一节点；第二PMOS晶体管，栅极连接第三电源端，漏极连接位线，源极连接所述第一节点。对存储器进行编程操作时，未选中的位线的电压最高为第三电源端的电压与第二PMOS晶体管的阈值电压之和，将未选中的位线的电压钳位住，避免未选中的位线由于电容耦合而形成高电位，从而对存储单元进行误操作。

权利要求

1.一种位线驱动电路，其特征在于，包括：

第一NMOS晶体管，所述第一NMOS晶体管的栅极和漏极连接第一电源端；

第一PMOS晶体管，所述第一PMOS晶体管的栅极连接第一输入端，源极连接所述第一NMOS晶体管的源极，漏极连接一第一节点；

第二NMOS晶体管，所述第二NMOS晶体管的栅极连接所述第一输入端，源极连接第二电源端，漏极连接所述第一节点；

第二PMOS晶体管，所述第二PMOS晶体管的栅极连接第三电源端，漏极连接位线，源极连接所述第一节点；

第三NMOS晶体管，所述第三NMOS晶体管的栅极连接第二输入端，源极连接所述第二电源端，漏极连接所述位线。

2.如权利要求1所述的位线驱动电路，其特征在于，所述第一PMOS晶体管的源极电压为所述第一电源端的电压与所述第一NMOS晶体管的阈值电压的差值。

3.如权利要求1所述的位线驱动电路，其特征在于，当所述第一节点为低电平，所述第二PMOS晶体管关闭，且所述位线的电压高于所述第三电源端的电压与所述第二PMOS晶体管的阈值电压之和时，所述第二PMOS晶体管打开。

4.一种存储器，其特征在于，包括存储阵列、与所述存储阵列连接的多条位线、多条字线、多条控制栅极线以及如权利要求1-3中任意一项所述的位线驱动电路，所述存储阵列中包括阵列分布的若干存储单元，选中所述位线、所述字线以及所述控制栅极线以对所述存储单元进行操作，所述位线采用所述位线驱动电路进行驱动。

5.如权利要求4所述的存储器，其特征在于，对所述存储单元进行编程操作时，所述第一电源端为编程高压，所述第三电源端为工作电压。

6.如权利要求5所述的存储器，其特征在于，所述第一输入端为低电平，以选中所述位线，所述第一NMOS晶体管、所述第一PMOS晶体管以及所述第二PMOS晶体管打开，所述第二NMOS晶体管关闭，该位线的电压为所述第一电源端的电压与所述第一NMOS晶体管的阈值电压的差值。

7.如权利要求5所述的存储器，其特征在于，所述第一输入端为编程高压，以不选中所述位线，所述第一NMOS晶体管、所述第二NMOS晶体管打开，所述第一PMOS晶体管关闭，当该位线的电压高于所述第三电源端的电压与所述第二PMOS晶体管的阈值电压之和时，所述第二PMOS晶体管打开。

8.如权利要求4所述的存储器，其特征在于，所述位线驱动电路还包括第三NMOS晶体管，所述第三NMOS晶体管的栅极连接第二输入端，源极连接所述第二电源端，漏极连接所述位线。

9.如权利要求8所述的存储器，其特征在于，对所述存储单元进行擦除操作时，所述第一电源端为编程高压，所述第三电源端为工作电压，所述第一输入端为编程高压，所述第二输入端为工作电压，所述第一PMOS晶体管、所述第二PMOS晶体管关闭，所述第三NMOS晶体管打开，所述位线均为低电平。

10.如权利要求4所述的存储器，其特征在于，对所述存储单元进行读取操作时，所述第一电源端为工作电压，所述第三电源端为工作电压，所述第一输入端为工作电压，所述第二PMOS晶体管关闭，所述位线的电压均由其他电路决定。

11.如权利要求5～10中任意一项中所述的存储器，其特征在于，所述第二电源端为接地端。

12.如权利要求5～7、9中任意一项中所述的存储器，其特征在于，所述编程高压为15V～17V的电压，所述工作电压为1V～3V的电压。

说明书

存储器以及位线驱动电路

技术领域

[0001] 本发明涉及存储器技术领域，特别涉及一种存储器以及位线驱动电路。

背景技术

[0002] 在信息时代，信息存储是信息技术中最重要的技术内容之一，电可擦可编程只读存储器(EEPROM)、快闪(Flash)存储器等存储器得到越来越广泛的应用。

[0003] 存储器的结构示意图参考图1中所示，存储器包括存储单元101形成的存储阵列、与存储单元连接的多条位线BL、多条字线WL以及多条控制栅极线CG，通过位线BL、字线WL以及控制栅极线CG实现对存储单元101进行选中以及信息访问。为了实现存储单元101的信息访问，比如对存储单元进行读取操作或编程操作，存储器需要在不同的电平之间转换以获得所需的操作电压。比如，在存储器的不同操作模式里，存储器的驱动电路需要对目标存储单元101提供不同的访问电压至位线及字线。

[0004] 参考图2中所示，现有技术中位线BL的驱动电路包括四个晶体管，PMOS晶体管P1、NMOS晶体管N1、NMOS晶体管N2以及NMOS晶体管N3，其中，PMOS晶体管P1以及NMOS晶体管N2连接电源端VPP，PMOS晶体管P1、NMOS晶体管N1的栅极均连接输入端IN0，NMOS晶体管N3的栅极连接输入端IN1，漏极连接位线BL。对存储单元101进行编程操作时，选中的位线BL中，输入端IN0为低电平，输入端IN1为低电平，PMOS晶体管P1、NMOS晶体管N2打开，NMOS晶体管N1、NMOS晶体管N3关闭，该位线BL上的电压为电源端VPP的电压减去NMOS晶体管N2的阈值电压。然而未选中的位线BL中，输入端IN0为电源端VPP的电压，IN1为低电平，PMOS晶体管P1、NMOS晶体管N2、NMOS晶体管N3关闭，NMOS晶体管N1打开，该位线BL处于悬空状态。

[0005] 然而，随着半导体制造工艺越来越先进，相邻的位线BL线间距越来越小，使得相邻位线BL之间的电容耦合也越来越大。由于编程操作中，未选中的位线BL处于悬空状态，易与邻近的位线BL之间电容耦合而成为高电位，从而对存储单元进行误操作。

发明内容

[0006] 本发明的目的在于，提供一种位线驱动电路，解决现有技术中对存储单元进行编程操作时，未选中的位线由于电容耦合而导致的误操作的问题。

[0007] 为解决上述技术问题，本发明提供一种位线驱动电路，包括：

[0008] 第一NMOS晶体管，所述第一NMOS晶体管的栅极和漏极连接第一电源端；

[0009] 第一PMOS晶体管，所述第一PMOS晶体管的栅极连接第一输入端，源极连接所述第一NMOS晶体管的源极，漏极连接一第一节点；

[0010] 第二NMOS晶体管，所述第二NMOS晶体管的栅极连接所述第一输入端，源极连接第二电源端，漏极连接所述第一节点；

[0011] 第二PMOS晶体管，所述第二PMOS晶体管的栅极连接第三电源端，漏极连接位线，源极连接所述第一节点。

[0012] 可选的，还包括第三NMOS晶体管，所述第三NMOS晶体管的栅极连接第二输入端，源极连接所述第二电源端，漏极连接所述位线。

[0013] 可选的，所述第一PMOS晶体管的源极电压为所述第一电源端的电压与所述第一NMOS晶体管的阈值电压的差值。

[0014] 可选的，当所述第一节点为低电平，所述第二PMOS晶体管关闭，且所述位线的电压高于所述第三电源端的电压与所述第二PMOS晶体管的阈值电压之和时，所述第二PMOS晶体管打开。

[0015] 相应的，本发明还提供一种存储器，包括存储阵列、与所述存储阵列连接的多条位线、多条字线、多条控制栅极线以及上述的位线驱动电路，所述存储单元中包括阵列分布的若干存储单元，选中所述位线、所述字线以及所述控制线以对所述存储单元进行操作，所述位线采用所述位线驱动电路进行驱动。

[0016] 可选的，对所述存储单元进行编程操作时，所述第一电源端为编程高压，所述第三电源端为工作电压。

[0017] 可选的，所述第一输入端为低电平，以选中所述位线，所述第一NMOS晶体管、所述第一PMOS晶体管以及所述第二PMOS晶体管打开，所述第二NMOS晶体管关闭，该位线的电压为所述第一电源端的电压与所述第一NMOS晶体管的阈值电压的差值。

[0018] 可选的，所述第一输入端为编程高压，以不选中所述位线，所述第一NMOS晶体管、所述第二NMOS晶体管打开，所述第一PMOS晶体管关闭，当该位线的电压高于所述第三电源端的电压与所述第二PMOS晶体管的阈值电压之和时，所述第二PMOS晶体管打开。

[0019] 可选的，所述位线驱动电路还包括第三NMOS晶体管，所述第三NMOS晶体管的栅极连接第二输入端，源极连接所述第二电源端，漏极连接所述位线。

[0020] 可选的，对所述存储单元进行擦除操作时，所述第一电源端为编程高压，所述第三电源端为工作电压，所述第一输入端为编程高压，所述第二输入端为工作电压，所述第一PMOS晶体管、所述第二PMOS晶体管关闭，所述第三NMOS晶体管打开，所述位线均为低电平。

[0021] 可选的，对所述存储单元进行读取操作时，所述第一电源端为工作电压，所述第三电源端为工作电压，所述第一输入端为工作电压，所述第二PMOS晶体管关闭，所述位线的电压均由其他电路决定。

[0022] 可选的，所述第二电源端为接地端。

[0023] 可选的，所述编程高压为15V～17V的电压，所述工作电压为1V～3V的电压。

[0024] 本发明的位线驱动电路中，对存储器进行编程操作时，未选中的位线中，所述第一输入端为编程高压，所述第二输入端为低电平，所述第一NMOS晶体管、所述第二NMOS晶体管打开，所述第一PMOS晶体管关闭，所述位线的电压高于所述第三电源端的电压加上所述第二PMOS晶体管的阈值电压时，所述第二PMOS晶体管打开，从而，使得未选中的位线的电压最高为所述第三电源端的电压加上所述第二PMOS晶体管的阈值电压，将未选中的位线的电压钳位住，避免对该未选中的位线上的存储单元进行误操作。

附图说明

[0025] 图1为现有技术中的存储器的结构示意图；

[0026] 图2为现有技术中的位线驱动电路的电路示意图；

[0027] 图3为本发明一实施例中的位线驱动电路的电路示意图。

具体实施方式

[0028] 下面将结合示意图对本发明的存储器以及位线驱动电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

[0029] 本发明的核心思想在于，提供一种存储器及其位线驱动电路，对存储器进行编程操作时，未选中的位线中，所述第一输入端为编程高压，所述第二输入端为低电平，所述第一NMOS晶体管、所述第二NMOS晶体管打开，所述第一PMOS晶体管关闭，第一节点为低电平，当所述位线的电压高于所述第三电源端的电压加上所述第二PMOS晶体管的阈值电压时，所述第二PMOS晶体管打开，从而，使得未选中的位线的电压最高为所述第三电源端的电压加上所述第二PMOS晶体管的阈值电压，将未选中的位线的电压钳位住，避免对该未选中的位线上的存储单元进行误操作。

[0030] 以下结合图3对本发明的位线驱动电路进行详细的描述，本发明的位线驱动电路，包括：

[0031] 第一NMOS晶体管Mn1，所述第一NMOS晶体管Mn1的栅极和漏极连接第一电源端VPP；

[0032] 第一PMOS晶体管Mp1，所述第一PMOS晶体管Mp1的栅极连接第一输入端IN0，源极连接所述第一NMOS晶体管Mn1的源极，漏极连接第一节点S1，所述第一PMOS晶体管Mp1的源极电压为所述第一电源端VPP的电压与所述第一NMOS晶体管Mn1的阈值电压的差值；

[0033] 第二NMOS晶体管Mn2，所述第二NMOS晶体管Mn2的栅极连接所述第一输入端IN0，源极连接第二电源端GND，漏极连接所述第一节点S1；

[0034] 第二PMOS晶体管Mp2，所述第二PMOS晶体管Mp2的栅极连接第三电源端VDD，漏极连接位线BL，源极连接所述第一节点S1，当第一节点S1为低电平，第二PMOS晶体管Mp2时，若所述位线BL的电压高于所述第三电源端VDD的电压与所述第二PMOS晶体管Mp2的阈值电压之和，则所述第二PMOS晶体管Mp2打开，使得位线BL上的电压释放掉，从而使得位线BL的电压最高为第三电源端VDD的电压与所述第二PMOS晶体管Mp2的阈值电压之和，将位线BL的电压钳位住，避免未选中的位线BL由于电容耦合导致的存储单元的误操作；

[0035] 第三NMOS晶体管Mn3，所述第三NMOS晶体管Mn3的栅极连接第二输入端IN1，源极连接所述第二电源端GND，漏极连接所述位线BL，在本实施例中，第三NMOS晶体管Mn3用于对存储单元进行擦除操作时将位线BL上的电荷释放掉，避免位线BL上的电荷积累导致的存储单元的误操作。

[0036] 相应的，本发明还提供一种存储器，包括存储阵列、与所述存储阵列连接的多条位线BL、与所述存储阵列连接的多条字线WL、多条控制栅极线CG以及上述位线驱动电路，所述存储阵列中包括阵列分布的若干存储单元101，存储单元101中包括源极、漏极、浮栅以及控制栅等其他结构，此为本领域技术人员都可以理解的，在此不做赘述。本发明的存储器可以为EEPROM、Flash等其他可擦除的存储器。本实施例中，通过对位线BL、字线WL、控制栅极线CG提供不同的电位，选中所述位线BL、所述字线WL以及控制栅极线CG，从而对所述存储单元101进行相应的操作。其中，每条位线BL对应连接上述位线驱动电路，通过位线驱动电路对位线进行选中或不选中操作。

[0037] 对所述存储单元进行编程操作时，所述第一电源端VPP为编程高压，所述第二电源端GND为接地端，所述第三电源端VDD为工作电压，选中的所述位线BL的位线驱动电路中，所述第一输入端IN0为低电平，所述第二输入端IN1为低电平，该位线驱动电路中，所述第一NMOS晶体管Mn1、所述第一PMOS晶体管Mp1以及所述第二PMOS晶体管Mp2打开，所述第二NMOS晶体管Mn2、所述第三NMOS晶体管Mn3关闭，该选中的位线BL的电压为所述第一电源端VPP的电压与所述第一NMOS晶体管Mn1的阈值电压之间的差值。

[0038] 然而，对所述存储单元进行编程操作时，未选中的所述位线BL的位线驱动电路中，所述第一输入端IN0为编程高压，所述第二输入端IN1为低电平，该位线驱动电路中，所述第一NMOS晶体管Mn1、所述第二NMOS晶体管Mn2打开，所述第一PMOS晶体管Mp1关闭，使得所述第一节点S1为低电平，若该未选中的所述位线BL的电压为所述第三电源端VDD的电压(工作电压)与所述第二PMOS晶体管Mp2的阈值电压之和，所述第二PMOS晶体管Mp2打开，使得该位线BL的最高电压为所述第三电源端VDD的电压(工作电压)与所述第二PMOS晶体管Mp2的阈值电压之和，从而将该位线BL的电压钳位住，避免由于邻近的位线BL之间的耦合将该未选中的位线的电压耦合至较高的电压，避免对该未选中的位线BL上的存储单元进行误操作。

[0039] 本实施例中。所述编程高压为15V～17V，所述工作电压为1V～3V。

[0040] 对所述存储单元进行擦除操作时，所述第一电源端VPP为编程高压，所述第二电源端GND为接地端，所述第三电源端VDD为工作电压，选中的和未选中的所述位线BL的位线驱动电路中，所述第一输入端IN0为编程高压，所述第二输入端IN1为工作电压，所述第一PMOS晶体管Mp1、所述第二PMOS晶体管Mp2关闭，所述第三NMOS晶体管Mn3打开，选中的和未选中的所述位线BL为低电平，从而对所有存储单元进行擦除。

[0041] 对所述存储单元进行读取操作时，所述第一电源端VPP为工作电压，所述第二电源端GND为接地端，所述第三电源端VDD为工作电压，选中的和未选中的所述位线BL的位线驱动电路中，所述第一输入端IN0为工作电压，所述第二输入端IN1为低电平，所述第二PMOS晶体管Mp2、所述第三NMOS晶体管Mn3关闭，选中的和未选中的所述位线BL的电压由其他电路决定。

[0042] 综上所述，本发明的位线驱动电路中，对存储器进行编程操作时，未选中的位线中，所述第一输入端为编程高压，所述第二输入端为低电平，所述第一NMOS晶体管、所述第二NMOS晶体管打开，所述第一PMOS晶体管关闭，当所述位线的电压高于所述第三电源端的电压加上所述第二PMOS晶体管的阈值电压时，所述第二PMOS晶体管打开，从而，使得未选中的位线的电压最高为所述第三电源端的电压加上所述第二PMOS晶体管的阈值电压，将未选中的位线的电压钳位住，避免对该未选中的位线上的存储单元进行误操作。

[0043] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。