具有单端主I/O线的半导体装置

摘要

本申请案涉及具有单端主I/O线的半导体装置。本发明描述包含位于半导体装置中的单端主输入/输出线的设备。一种实例性设备包含：一对差分数据线，其耦合到感测放大器；单端数据线；第一晶体管，其耦合在所述对差分数据线中的一者与电力线之间且在其控制节点处耦合到所述单端数据线；第二晶体管，其耦合在所述单端数据线与所述电力线之间且在其控制节点处耦合到所述对差分数据线中的所述一者；及第三晶体管，其耦合在所述单端数据线与所述对差分数据线中的另一者之间。

权利要求

1.一种半导体设备，其包括：

一对位线，其耦合到多个存储器单元；

感测放大器阵列，其包括：

感测放大器电路，其耦合到所述一对位线；

一对差分数据线，其耦合到所述感测放大器电路；

第一放大器电路，其耦合至所述一对差分数据线；

单端数据线；及

第一晶体管，其耦合在所述单端数据线与所述一对差分数据线中的一个之间，其中所述第一晶体管经配置以在其控制节点处接收第一控制信号，以及其中所述第一放大器电路经配置以响应于所述一对差分数据线中的另一个的电压电平而改变所述单端数据线的电压电平且进一步经配置以响应于所述单端数据线的电压电平，至少部分地响应于写入操作中的所述第一控制信号而改变所述一对差分数据线的电压电平。

2.根据权利要求1所述的半导体设备，其进一步包括电力线，且其中所述第一放大器电路进一步包括：

第二晶体管，其耦合在所述一对差分数据线中的所述另一者与所述电力线之间且在其控制节点处耦合到所述单端数据线；以及第三晶体管，其耦合在所述单端数据线与所述电力线之间且在其控制节点处耦合到所述一对差分数据线中的所述另一者。

3.根据权利要求2所述的半导体设备，其中所述第一晶体管在栅极氧化物膜的厚度上大于所述第二晶体管及所述第三晶体管中的每一者。

4.根据权利要求2所述的半导体设备，其中所述第一放大器电路进一步包括：第四晶体管，其耦合在所述第二晶体管与所述电力线之间；及第五晶体管，其耦合在所述第三晶体管与所述电力线之间，其中所述第四晶体管经配置以在其控制节点处接收第二控制信号，所述第五晶体管经配置以在其控制节点处接收第三控制信号，以及

其中所述第一和第二控制信号中的每一个在写入操作期间被激活，并且所述第三控制信号在读取操作期间被激活。

5.根据权利要求2所述的半导体设备，其中所述第一放大器电路进一步包括：第四晶体管，其耦合在所述第二晶体管与所述电力线之间；及第五晶体管，其耦合在所述第三晶体管与所述电力线之间，且其中所述第四晶体管经配置以在其控制节点处接第二控制信号，所述第五晶体管经配置以在其控制节点处接收第三控制信号，以及其中所述第一控制信号的有效电平在电压电平上大于所述第二控制信号及所述第三控制信号的有效电平。

6.根据权利要求1所述的半导体设备，其进一步包括第一驱动器电路，所述第一驱动器电路耦合到所述一对差分数据线且经配置以响应于所述一对差分数据线中的所述另一者的第一逻辑电平而将所述一对差分数据线中的所述一者驱动到第二逻辑电平。

7.根据权利要求1所述的半导体设备，其进一步包括第二驱动器电路，所述第二驱动器电路耦合到所述一对差分数据线且经配置以响应于所述一对差分数据线中的所述一者的第一逻辑电平而将所述一对差分数据线中的所述另一者驱动到第二逻辑电平。

8.根据权利要求1所述的半导体设备，其进一步包括第二放大器电路，所述第二放大器电路耦合到所述单端数据线且包含：第一输入晶体管，其在其控制节点处耦合到所述单端数据线；及第二输入晶体管，其经配置以在其控制节点处接收参考电压。

9.根据权利要求1所述的半导体设备，其进一步包括第二放大器电路，所述第二放大器电路耦合到所述单端数据线且包含：第一输入晶体管，其在其控制节点处耦合到所述单端数据线；及第二输入晶体管，其在其控制节点处耦合到所述单端数据线，其中所述第二输入晶体管与所述单端数据线之间介入有通过晶体管。

10.根据权利要求9所述的半导体设备，其中所述通过晶体管包括经配置以接收预充电信号的控制节点。

11.根据权利要求10所述的半导体设备，其中所述第一输入晶体管经配置以在读取操作中比所述第二输入晶体管更快地降低漏极电压。

12.根据权利要求9所述的半导体设备，其中所述第一输入晶体管在沟道宽度及沟道长度中的至少一者上不同于所述第二输入晶体管。

13.一种半导体设备，其包括：一对位线，其耦合到多个存储器单元；

感测放大器电路，其耦合到所述一对位线；

一对差分数据线，其耦合到所述感测放大器电路；

单端数据线；

电力线；

第一晶体管，其耦合在所述一对差分数据线中的一者与所述电力线之间且在其控制节点处耦合到所述单端数据线；

第二晶体管，其耦合在所述单端数据线与所述电力线之间且在其控制节点处耦合到所述一对差分数据线中的所述一者；

第三晶体管，其耦合在所述单端数据线与所述一对差分数据线中的另一者之间，其中所述第二晶体管经由所述单端数据线耦合到第二放大器电路，且其中所述第二放大器电路包括：第一输入晶体管，其在其控制节点处耦合到所述单端数据线；及第二输入晶体管，其在其控制节点处耦合到所述单端数据线，其中所述第二输入晶体管与所述单端数据线之间介入有通过晶体管。

14.根据权利要求13所述的半导体设备，其进一步包括：第四晶体管，其耦合在所述第一晶体管与所述电力线之间；及第五晶体管，其耦合在所述第二晶体管与所述电力线之间，且所述第三晶体管经配置以在其控制节点处接收第一控制信号，所述第四晶体管经配置以在其控制节点处接第二控制信号，所述第五晶体管经配置以在其控制节点处接收第三控制信号，所述第一控制信号及所述第二控制信号中的每一者在写入操作期间被激活，且所述第三控制信号在读取操作期间被激活。

15.根据权利要求14所述的半导体设备，其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管及所述第五晶体管为N沟道晶体管。

16.根据权利要求14所述的半导体设备，其中所述第一控制信号的有效电平在电压电平上大于所述第二控制信号及所述第三控制信号的有效电平。

17.根据权利要求15所述的半导体设备，其中所述第三晶体管包含比所述第一晶体管及所述第二晶体管中的每一者更厚的栅极绝缘膜。

18.根据权利要求13所述的半导体设备，其进一步包括多层级布线结构，所述多层级布线结构包含下部布线层及位于第一布线层上面的上部布线层，且其中所述一对差分数据线由所述下部布线层形成，且所述单端数据线由所述下部布线层形成。

说明书

具有单端主I/O线的半导体装置

技术领域

[0001] 本申请案涉及一种半导体装置。

背景技术

[0002] 高数据可靠性、高存储器存取速度及减小的芯片大小是对半导体存储器要求的特征。

[0003] 低功率动态随机存取存储器(LPDRAM)的操作频率已针对每一代加倍，且待通过读取命令或写入命令同时存取的数据(例如，预取)也已随着操作频率加倍。举例来说，在操作
频率为1.6Gbps且字线具有1Kb(＝1024位)的字长度的低功率双倍数据速率3(LPDDR3)型同
步DRAM(SDRAM)的情况中，在读取操作中从字线读取六十四个位，且在一个写入操作中写入
六十四个位；然而，最新的低功率SDRAM(例如低功率双倍数据速率4(LPDDR4)型)促进了通
过具有1KB的字长度的字线进行128位数据存取。

[0004] 此种低功率型存储器可具有总体三层金属配置。下部层的金属导线可用作与存储器单元具有相同间距的导线。举例来说，下部层中第一层上的金属导线可用于列选择信号
(YS)，且下部层中第二层上的金属导线可用于主字线。主输入/输出线(MIO)可为最上部层
上的金属导线(例如第三层级铝互连件(3AL))，以便将外围读取放大器及写入缓冲器电路
耦合到阵列内的局部IO线(LIO)。由于每存取所提供的数据的加倍，最上部层上可包含更多
的金属导线。最上部层还可包含用以向遍及存储器之处分配电力供应的电力供应线。由于
用于数据存取的导线的数目增加，用于电力供应的金属导线的宽度可被减小。当同时执行
多个操作时，用于电力供应的金属导线的宽度的此种减小可由于功率电平的降低而导致使
操作余量劣化。

发明内容

[0005] 本申请案的一个实施例涉及一种设备，其包括：一对位线，其耦合到多个存储器单元；感测放大器电路，其耦合到所述对位线；一对差分数据线，其耦合到所述感测放大器电
路；单端数据线；及第一放大器电路，其耦合在所述对差分数据线与所述单端数据线之间，
所述第一放大器电路经配置以响应于所述对差分数据线中的一者的电压电平而改变所述
单端数据线的电压电平且进一步经配置以响应于所述单端数据线的电压电平而改变所述
对差分数据线的电压电平。

[0006] 本申请案的另一实施例涉及一种设备，其包括：放大器，其包含：输入节点；第一输入晶体管，其在其控制节点处耦合到所述输入节点；及第二输入晶体管，其在其控制节点处
耦合到所述输入节点，其中所述第二输入晶体管与所述输入节点之间介入有通过晶体管，
且其中所述第一晶体管与所述第二晶体管在导电类型上彼此等同。

[0007] 本申请案的又一实施例涉及一种设备，其包括：一对位线，其耦合到多个存储器单元；感测放大器电路，其耦合到所述对位线；一对差分数据线，其耦合到所述感测放大器电
路；单端数据线；电力线；第一晶体管，其耦合在所述对差分数据线中的一者与所述电力线
之间且在其控制节点处耦合到所述单端数据线；第二晶体管，其耦合在所述单端数据线与
所述电力线之间且在其控制节点处耦合到所述对差分数据线中的所述一者；及第三晶体
管，其耦合在所述单端数据线与所述对差分数据线中的另一者之间。

附图说明

[0008] 图1是根据本发明的实施例的半导体装置中的存储器阵列的布线图。

[0009] 图2是图1的存储体的一部分的示意图。

[0010] 图3是根据本发明的实施例多个存储体当中的数据信号路径及互连件的示意图。

[0011] 图4是根据本发明的实施例多个存储体当中的数据信号路径及互连件的示意图。

[0012] 图5是根据本发明的实施例单端全局输入/输出线与一对差分局部输入/输出线之间的信号路径的电路图。

[0013] 图6A是图5中的信号路径的写入操作的时序图。

[0014] 图6B是图5中的信号路径的读取操作的时序图。

[0015] 图7是根据本发明的实施例单端全局输入/输出线与一对差分局部输入/输出线之间的信号路径的电路图。

[0016] 图8是根据图5的另一实施例的信号路径的写入操作的时序图。

[0017] 图9是根据本发明的实施例的数据放大器电路的电路图。

[0018] 图10是根据本发明的实施例的数据放大器电路的电路图。

[0019] 图11是图10的数据放大器的读取操作的时序图。

[0020] 图12A及12B是根据本发明的实施例的数据放大器电路的电路图。

具体实施方式

[0021] 下文将参考附图详细地解释本发明的各种实施例。以下详细说明参考以图解说明的方式展示其中可实践本发明的特定方面及实施例的附图。充分详细地描述这些实施例以
使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围
的情况下做出结构、逻辑及电改变。本文中所揭示的各种实施例未必是相互排斥的，因为一
些所揭示实施例可与一或多个其它所揭示实施例组合以形成新的实施例。

[0022] 图1是根据本发明的实施例的半导体装置中的存储器阵列的布线图。举例来说，半导体装置1可为LPDRAM芯片，其包含多个存储体11且具有形成于半导体衬底上面的多层级
布线结构。所述多层级布线结构包含从底部到顶部形成的第一金属布线层(1ML)、第二金属
布线层(2ML)及第三金属布线层(3ML)，其中所述金属布线层之间具有绝缘层。图1中的每一
布线是由附随每一布线的括号中所展示的布线层形成。举例来说，电力线12由第三金属布
线层(3ML)形成以用于从电力供应垫遍及半导体装置供应电力供应电压。列选择信号线
(YS)13可由第二金属布线层(2ML)形成且可传输列选择信号。用于数据存取的分级输入/输
出(IO)结构包含来自第一金属布线层(1ML)的一对局部输入/输出线(LIOT/N)14、来自第三
金属布线层(3ML)的主输入/输出线(MIO)15及全局输入/输出线(GIO)16。读取数据放大器
(DA)与写入驱动器(WD)的组合17耦合到其相应的GIO及MIO。

[0023] 图2是图1的存储体的一部分的示意图。如图2中所展示，每一存储体11包含多个存储器单元阵列(MCA)21、多个感测放大器阵列(SAA)22、多个子字线驱动器阵列(SWDA)23及
多个交叉区域(XA)24。举例来说，每一存储器单元阵列21包含多个存储器单元25。每一存储
器单元位于字线(WL)210与一对位线(例如，BLT与BLN)219中的一者的相交点处且耦合字线
210及所述对位线219中的所述一者。所述多个存储器单元25可通过行解码器(未展示)对字
线WL的选择及列解码器(未展示)对位线的选择而被激活。每一感测放大器阵列(SAA)22包
含多个感测放大器电路(SA)26。每一感测放大器26经由所述对位线(例如，BLT与BLN)219耦
合到存储器单元25。每一感测放大器26还经由一对差分局部输入/输出线LIOT/N 214耦合
到其它组件，所述对差分局部输入/输出线LIOT/N 214可为图1的所述对局部输入/输出线
(LIOT/N)14。子放大器(SubA)29也可位于感测放大器阵列SAA 22中。所述对差分局部输入/
输出线(LIOT/N)214经由相应子放大器29耦合到主输入/输出线(MIO)215。主输入/输出线
(MIO)215可为图1中的主输入/输出线(MIO)15。每一子字线驱动器阵列23包含经由字线
(WL)210耦合到存储器单元的子字线驱动器(SWD)27。每一交叉区域24包含耦合到所述对差
分局部输入/输出线(LIOT/N)214以用于对所述对差分局部输入/输出线(LIOT/N)214进行
预充电与驱动的至少一个局部输入/输出预充电与驱动电路(LPD)28。本发明中稍后将详细
地解释这些阵列中的元件之间的连接。

[0024] 图3是根据本发明的实施例多个存储体当中的数据信号路径及互连件的示意图。数据放大器电路(DA)与写入驱动器(WD)的组合32(图3中展示为DA/WD)由通过单端主输入/
输出线(MIO)315耦合的多个存储体311的相应子阵列33共享。每一存储体311包含多个子阵
列33。每一子阵列33包含存储器单元阵列群组及其相关电路，例如感测放大器SA 36、多个
列选择开关(YSW)34等。对于单个存储器操作(例如读取操作、写入操作等)，每一子阵列33
中的存储器单元阵列群组可同时被激活。举例来说，每一子阵列对应于图2中的存储器单元
阵列21的相应列。所述多个列开关YSW 34耦合在若干对差分局部输入/输出线(LIOT/N)314
与若干对位线(BLT/N)319之间。特定来说，列开关(YSW)34被分成多个组。每一组的列开关
34在一端处共同耦合到相应对的差分LIOT/N 314，且每一列开关34在另一端处耦合到相应
对的BLT/N 319。换句话说，每一组列开关34经配置以将相应对的BLT/N 319中的选定一者
耦合相应对的差分LIOT/N 314。每一列开关34响应于相应列选择信号YS 313而被接通或关
断。本发明中稍后将详细地解释局部输入/输出预充电与驱动电路(LPD)38、子放大器
(SubA)39及数据放大器电路(DA)与写入驱动器(WD)的组合32的功能性。

[0025] 在图3中，从选定存储器单元35所检索的数据是通过一对BLT/N 319、感测放大器电路SA 36、一对差分LIOT/N 314、子放大器电路(SubA)39、单端MIO 315、DA/WD 32中的读
取数据放大器电路DA、单端全局输入/输出线(GIO)316及数据输入/输出电路(Data I/O)31
而传送到DQ端子30。类似地，待写入到选定存储器单元的数据是通过数据I/O 31、单端GIO 
316、DA/WD 32中的写入驱动器(WD)、单端MIO 315、子放大器电路SubA 39、所述对差分
LIOT/N 314、感测放大器电路SA 36且通过一对BLT/N 319而从DQ端子30传送。请注意，图3
中所展示的单端GIO 316仅为实例。在其它实施例中，可使用一对差分GIO。

[0026] 图4是根据本发明的实施例多个存储体当中的数据信号路径及互连件的示意图。在图4中，存储体411a及411b具有其相应的DA/WD 42a、42b，而非如图3中一样在多个存储体
31当中共享DA/WA 32。除每一存储体均有DA/WD 32之外，图4的实施例的电路与图3中相同。
举例来说，从存储体411a中的子阵列43上的选定存储器单元(未展示)所检索的数据是通过
单端MIO 415、存储体411a中的DA/WD 42a中的读取数据放大器电路DA、单端全局输入/输出
线(GIO)416及数据输入/输出电路(Data I/O)41而传送到DQ端子40。类似地，待写入到选定
存储器单元的数据是通过数据I/O 41、单端GIO 416、存储体411a中的DA/WD 42a中的写入
驱动器(WD)及单端MIO 415而从DQ端子40传送。

[0027] 图5是根据本发明的实施例的单端全局输入/输出线与一对差分局部输入/输出线之间的信号路径的电路图。子放大器电路59在一端处耦合到单端主输入/输出线(MIO)515
且在另一端处耦合到一对差分局部输入/输出线(LIOT/N)514。子放大器电路59在MIO 515
与LIOT/N 514之间提供双向接口。局部输入/输出(LIO)预充电与驱动电路(LPD)58包含LIO
预充电电路581及LIO驱动器电路582。LIO预充电电路581包含P沟道晶体管PM2 532及P沟道
晶体管PM3 533，P沟道晶体管PM2 532及P沟道晶体管PM3 533可响应于用于LIOT/N 514的
预充电信号LIOP而将所述对差分局部输入/输出线(LIOT/N)514预充电到内部电压VPERI。
LIO驱动器电路582可包含N沟道晶体管(NM6)546及P沟道晶体管(PM1)531。NM6 546耦合在
内部电压供应VPERI与PM1 531之间且包含接收偏置信号BS的控制节点。PM1 531耦合在NM6 
546与LION 514b之间且包含从LIOT 514a接收信号的控制节点。NM6 546防止PM1 531在初
始操作期间闩锁住。NM6 546还可用于在正常操作期间关断PM1 531。PM1 531的使用可为任
选的。

[0028] 图6A是图5中的信号路径的写入操作的时序图。请注意，图6A中的YS的三个脉冲可包含对不同列开关YSW的激活。换句话说，不同感测放大器可响应于对YS信号的每次激活而
耦合到LIOT/N 514。在写入操作中，激活第一写入信号WS及第二写入信号WSN，且将来自单
端全局输入/输出线(GIO)516的信号提供到写入驱动器(WD)521。在此实施例中，第一写入
信号WS及第二写入信号WSN可同时被激活及去激活。

[0029] 在第一写入信号WS及第二写入信号WSN有效时，子放大器电路59可响应于来自写入驱动器(WD)521的单端主输入/输出线(MIO)515的电压电平而改变所述对差分局部输入/
输出线(LIOT/N)514的电压电平。子放大器电路59可包含耦合在LION 514b与电力线(例如，
接地)之间的N沟道晶体管(NM1)541且具有耦合到MIO 515的控制节点。子放大器电路59进
一步包含耦合在MIO 515与LIOT 514a之间的N沟道晶体管(NM3)543且具有耦合到第一写入
信号WS的控制节点。子放大器电路59可进一步包含耦合在NM1 541与电力线之间的N沟道晶
体管(NM4)544，其具有耦合到第二写入信号WSN的控制节点。在写入操作期间，NM3 543在其
控制节点处接收第一写入信号WS，且NM4在其控制节点处接收第二写入信号WSN。因此，NM4
可辅助在写入操作中将LION 514b放电，且可在其它操作期间防止将LION 514b放电。在写
入数据“1”的情况中，N沟道晶体管(NM3)543可将MIO 515的逻辑高传送到LIOT 514a，同时
NM1 541可将LION 514b放电到逻辑低。在此实施例中，由于第一写入信号WS的有效电平是
内部电压VPERI，因而LIOT 514a的电压电平可增大到(VPERI‑Vth)，其中Vth表示NM3 543的
阈值电压。在写入数据“0”的情况中，NM3 543可通过NM3 543将逻辑低从MIO 515传送到
LIOT 514a，同时NM1 541被关断。在此种情况中，包含PM1 531的LIO驱动电路582可响应于
LIOT 514a的逻辑低而将LION 514b驱动到逻辑高。在此实施例中，LION 514b的电压电平可
增大到“VPERI‑Vth”，因为在此实施例中，偏置信号BS的有效电平是VPERI，其中Vth表示NM6 
546的阈值电压。

[0030] 图6B是图5中的信号路径的读取操作的时序图。在读取操作中，数据是经由所述对差分局部输入/输出线(LIOT/N)514而从存储器单元(图5中未展示)传输。子放大器电路59
可包含耦合在MIO 515与电力线之间的N沟道晶体管(NM2)542且具有耦合到LION 514b的控
制节点。在此实施例中，读取信号RS被提供到耦合在NM2 542与电力线之间的N沟道晶体管
(NM5)545。在读取操作中，可响应于读取命令而激活读取信号RS及列选择信号YS中的每一
者。当NM5 545接收到有效读取信号RS时，子放大器电路59可响应于所述对差分局部输入/
输出线(LIOT/N)514的电压电平而改变单端主输入/输出线(MIO)515的电压电平。请注意，
图6B中的YS的三个脉冲可包含对不同列开关YSW的激活。换句话说，不同感测放大器可响应
于对YS信号的每次激活而耦合到LIOT/N 514。在开始读取操作之前，MIO 515可被预充电到
逻辑高(例如，VPERI)。在读取数据“0”的情况中，NM2 542可响应于LION 514b的逻辑高
(VPERI)而将MIO 515放电。因此，MIO 515可变为逻辑低。在读取数据“1”的情况中，NM2 542
由于LION 514b呈现逻辑低而被关断。因此，MIO可维持预充电电压，所述预充电电压是逻辑
高。

[0031] 请注意，图5中所展示的子放大器电路59仅为实例。在其它实施例中，可使用不同的子放大器电路。举例来说，代替图5中的N沟道晶体管及/或除其以外，还可在子放大器电
路59中使用一些P沟道晶体管。

[0032] 图7是根据本发明的实施例单端全局输入/输出线与一对差分局部输入/输出线之间的信号路径的电路图。将不重复对与图5中所包含的组件对应的组件的说明。LIO驱动器
电路782可包含耦合在NM6 746与LION 714a之间的P沟道晶体管(PM4)734且包含从LION 
514b接收信号的控制节点。在此种配置中，包含PM4 734的LIO驱动电路782可响应于LION 
714b的逻辑低而将LIOT 714a驱动到逻辑高。因此，PM4 734可在写入数据“1”时加速对LIOT 
714a的电压电平的改变。

[0033] 图8是根据图5的另一实施例的信号路径的写入操作的时序图。当NM3 543及NM6 546具有的栅极绝缘膜的厚度大于其它N沟道晶体管(例如NM1 541、NM2 542、NM4 544及NM5 
545)的厚度时，NM3 543及NM6 546可接收经升压电压来分别作为写入信号WS的有效电平及
偏置信号BS的电平(例如，WS至少为VPERI+Vt(543)，其中Vt(543)是NM3 543的阈值电压；BS
至少为VPERI+Vt(546)，其中Vt(546)是NM6 546的阈值电压)。举例来说，所述栅极绝缘膜可
为栅极氧化物膜。因此，LIOT 514a的电压电平及LION 514b的电压电平可增大到内部电压
VPERI。请注意，图8中的YS的三个脉冲可包含对不同列开关YSW彼此的激活。换句话说，不同
感测放大器可响应于对YS信号的每次激活而耦合到LIOT/N 814。在此实施例中，提供到NM3 
543的第一写入信号WS可具有经升压电压电平“VPERI+α”来作为逻辑高，而提供到NM4 544
的第二写入信号WSN可仍具有电压电平VPERI。因此，不同于图6A中的LIOT及LION 514b上的
信号，图8中的LIOT及LION上的信号可具有电压电平VPERI来作为逻辑高。在此实施例中，
NM6 546可用于在初始操作期间防止PM1 531闩锁住；然而，NM6 546可不用于关断PM1 531。

[0034] 图9是根据本发明的实施例的数据放大器电路的电路图。举例来说，数据放大器电路(DA)92可包含如图9中所描绘的差分放大器电路，所述差分放大器电路可为本发明中先
前所描述的数据放大器电路(DA)中的任一者。数据放大器电路92接收数据放大器启用信号
(DAE)，且响应于DAE信号，数据放大器电路92被启用。数据放大器电路92的输入节点耦合到
单端主输入/输出线(MIO)915。经启用数据放大器电路92放大来自MIO 915的读取数据并将
经放大数据提供到全局输入/输出线(GIO)916。在此实施例中，数据放大器92可包含两个输
入晶体管921及922。第一输入晶体管921具有耦合到MIO 915的控制节点。第二输入晶体管
922具有接收参考电压(VREF)的控制节点。举例来说，参考电压(VREF)可为VPERI的约一半。
数据放大器电路92的输出节点中的至少一者经由GIO 916耦合到DQ端子，例如图3的DQ端子
30或图4的DQ端子40。

[0035] 图10是根据本发明的实施例的数据放大器电路的电路图。举例来说，数据放大器电路(DA)102可包含差分放大器电路。在图10中，两个输入晶体管1021及1022的控制节点共
同耦合到单端MIO 1015。举例来说，第二输入晶体管1022的控制节点耦合到单端MIO 1015，
其中第二输入晶体管1022与单端MIO 1015之间介入有通过门晶体管1023，而非如图9中一
样使用参考电压VREF。通过门晶体管1023在栅极处接收预充电信号PREF。在对数据放大器
启用信号DAE的激活之前，通过门晶体管1023响应于对预充电信号PREF的去激活而关断，这
是在与MIO 1015可从预充电状态被释放的实质上相同时间发生。特定来说，在数据放大器
电路102为下一读取循环开始准备操作之后，预充电信号PREF可被再次激活。可重新开始将
两个输入晶体管1021及1022的控制节点预充电，因为一旦数据放大器电路102开始准备操
作，数据放大器电路102便能够闩锁经受放大的当前数据。

[0036] 另外，两个输入晶体管1021及1022可在大小上彼此不同，尤其是在图10中，这可促进读取数据(例如，“1”)。举例来说，第一输入晶体管1021的沟道宽度W1可大于第二输入晶
体管1021的沟道宽度W2(W1>W2)。

[0037] 图11是图10的数据放大器的读取操作的时序图。如图11中所展示，在开始读取操作之前，单端MIO 1015由写入驱动器WD(例如，图5中的WD 521)中的预充电电路预充电到内
部电压VPERI的电平。单端MIO 1015的预充电操作可导致将两个输入晶体管1021及1022的
控制节点预充电到相同电压电平VPERI。在读取数据“1”时，单端MIO 1015上可不存在电压
改变，因为在读出数据“1”时，单端MIO 1015保持来自预充电操作的VPERI电平。如上文所提
及，数据放大器电路102的两个输入(例如两个输入晶体管1021及1022的控制节点(例如，栅
极))也保持内部电压VPERI的电平。因此，如果两个输入晶体管1021及1022在大小上彼此相
等，那么由于两个输入是相同电压电平，因而数据放大器电路102可力图放大数据1。如先前
所描绘，两个输入晶体管1021及1022可具有彼此不同的大小以促进对数据的读取。

[0038] 图12A及12B是根据本发明的实施例的数据放大器电路的电路图。图12A及12B中的数据放大器电路是具有不同大小的输入晶体管的变化形式，一个大小来自其中输入晶体管
的控制节点从MIO直接接收数据信号的一侧，且另一大小来自其中输入晶体管的控制节点
经由通过门晶体管从MIO接收数据信号的另一侧。在图12A中，第一晶体管1221的沟道长度
可小于串联连接的两个晶体管1222与1223的组合的有效沟道长度。在图12B中，通过使第一
晶体管1231与1232并联连接，第一晶体管1231与1232的组合的有效沟道宽度变得大于图
12A中的第一晶体管1221的沟道宽度。

[0039] 如图10、12A及12B中所展示，从单端MIO直接接收数据信号的一或多个第一输入晶体管可比耦合到通过门晶体管的一或多个第二输入晶体管更快地操作，所述通过门晶体管
从单端MIO接收数据信号，这会在读取数据“1”时降低漏极电压。因此，包含图10、12A及12B
的一或多个第一输入晶体管及一或多个第二输入晶体管的数据放大器电路可能够正确地
放大数据1。

[0040] 虽然已在某些优选实施例及实例的上下文中揭示了本发明，但所属领域的技术人员将理解，本发明能超出具体揭示的实施例而扩展到其它替代实施例及/或对本发明以及
其明显的修改及等效内容的使用。另外，基于本发明，所属领域的技术人员将容易明了处于
本发明范围内的其它修改形式。本发明还预期，可做出所述实施例的特定特征及方面的各
种组合或子组合且其仍归属于本发明的范围内。应理解，所揭示实施例的各种特征及方面
可彼此组合或替代，以便形成所揭示发明的不同模式。因此，本文中所揭示的本发明的至少
某一部分的范围打算不受上文所描述的特定所揭示实施例的限制。