本发明公开了一种半导体装置及其制造方法。该方法包括：提供衬底结构，包括：半导体衬底，包括沿第一方向延伸的有源区和与有源区邻接的隔离区，以及在有源区上的栅极绝缘层、在栅极绝缘层上的电荷存储层、在电荷存储层上的栅间电介质层和在栅间电介质层上的第二栅极层；在衬底结构上形成图案化的金属栅极层并作为掩模刻蚀第二栅极层、栅间电介质层和电荷存储层，从而形成多个在第一方向上分离的栅极结构；在多个栅极结构顶部处形成层间电介质层，以覆盖多个栅极结构之间的使其在第一方向分离的空间，从而在多个栅极结构之间的空间中形成空气间隙。本发明在多个栅极之间的空间中形成空气间隙，降低了耦合电容，改善了器件性能。
半导体衬底，所述半导体衬底包括沿第一方向延伸的有源区和与所述有源区邻接的隔离区，以及在所述有源区上的栅极绝缘层、在栅极绝缘层上的电荷存储层、在电荷存储层上的栅间电介质层和在栅间电介质层上的第二栅极层；
在所述衬底结构上形成图案化的硬掩模层，所述图案化的硬掩模层至少具有与栅极线对应的图案；
形成填充所述图案的图案化的金属栅极层，所述图案化的金属栅极层包括沿与第一方向不同的第二方向延伸并且在第一方向上彼此分离的多条栅极线；
以所述图案化的金属栅极层作为掩模刻蚀所述图案化的硬掩模层、所述第二栅极层、所述栅间电介质层和所述电荷存储层，从而形成多个在第一方向上分离的栅极结构，从而每一个栅极结构包括层叠在所述栅极绝缘层上的电荷存储部、在电荷存储部上的栅间电介质层的部分、和在栅间电介质层的所述部分上的第二栅极、以及在所述第二栅极上的金属栅极线的部分；
在所述多个栅极结构顶部处形成层间电介质层，以覆盖所述多个栅极结构之间的使其在所述第一方向分离的空间，从而在所述多个栅极结构之间的所述空间中形成空气间隙。
2.根据权利要求1所述的方法，其特征在于，在所述多个栅极结构顶部处形成层间电介质层的步骤为：采用PECVD工艺在所述多个栅极结构顶部处形成层间电介质层。
3.根据权利要求1所述的方法，其特征在于，所述层间电介质层的厚度为50～800nm。
4.根据权利要求1所述的方法，其特征在于，所述有源区具有沿第一方向延伸的鳍片的形式，所述隔离区是沟槽式隔离区。
5.根据权利要求1所述的方法，其特征在于，在所述衬底结构上形成图案化的金属栅极层的步骤之前，还包括：在所述第二栅极层上形成粘合层，用于促进金属栅极层与第二栅极层之间的接合。
6.根据权利要求4所述的方法，其特征在于，在所述衬底结构中，所述隔离区的上表面低于与其相邻的有源区的上表面，从而形成凹陷，并且所述第二栅极层还以在所述凹陷的底面和侧壁与所述第二栅极层之间存在所述栅间电介质层的方式填充所述凹陷。
7.根据权利要求1所述的方法，其特征在于，所述金属栅极层的材料为钨、钛、镍、钯、铂、铑、铊中的一个或多个或其合金或其金属硅化物。
8.根据权利要求1所述的方法，其特征在于，所述有源区还包括用于外围装置的区域，所述方法还包括：在所述区域处，形成穿过所述第二栅极层和所述栅间电介质层到所述电荷存储层的开口，其中所形成的图案化的金属栅极层与所述第二栅极层接触，并经由所述开口与所述电荷存储层接触。
9.根据权利要求1所述的方法，其特征在于，形成图案化的金属栅极层的步骤包括：以金属材料覆盖所述图案化的硬掩模层，来形成填充所述图案的金属层；
对所述金属层进行平坦化，以使得剩余的金属层的上表面与剩余的图案化的硬掩模层的上表面齐平，形成图案化的金属栅极层。
10.根据权利要求8所述的方法，其特征在于，在所述衬底结构上形成图案化的金属栅极层的步骤包括：在所述第二栅极层上形成图案化的硬掩模层，所述图案化的硬掩模层至少具有与所述栅极线对应的图案，并且所述图案化的硬掩模露出所述开口；
以金属材料覆盖所述图案化的硬掩模层，来形成填充与所述栅极线对应的图案的金属层；
对所述金属层进行平坦化，以使得剩余的金属层的上表面与剩余的图案化的硬掩模层的上表面齐平，形成图案化的金属栅极层。
所述有源区具有沿第一方向延伸的鳍片的形式，所述隔离区是沟槽式隔离区，并且所述用于外围装置的区域与用于相应的存储单元的有源区的区域处于同一鳍片中。
12.根据权利要求1所述的方法，其特征在于，所述电荷存储层为浮栅，所述第二栅极为控制栅，所述电荷存储层下的栅极绝缘层为隧穿绝缘层；或者所述电荷存储层为硅的氧化物-硅的氮化物-硅的氧化物的叠层，所述第二栅极和相应的金属栅极线共同作为控制栅，所述电荷存储层下的栅极绝缘层为隧穿绝缘层。
半导体衬底，所述半导体衬底包括沿第一方向延伸的有源区和与所述有源区邻接的隔离区；
图案化的金属栅极层，所述图案化的金属栅极层包括沿与第一方向不同的第二方向延伸并且在第一方向上分离的多条栅极线；
多个彼此在第一方向上分离的栅极结构，每一个栅极结构包括在所述栅极绝缘层上的电荷存储部、在所述电荷存储部上的栅间电介质层的第一部分、在所述栅间电介质层的第一部分上的第二栅极层的一部分、以及在第二栅极层的一部分上的金属栅极，所述金属栅极是相应金属栅极线的一部分；以及在所述多个栅极结构顶部处的层间电介质层，其覆盖所述多个栅极结构之间的使其在所述第一方向分离的空间，从而在所述多个栅极结构之间的所述空间中形成空气间隙，其中，所述层间电介质层与所述金属栅极的上表面接触，并且，相邻的所述金属栅极之间为空气间隙。
14.根据权利要求13所述的半导体装置，其特征在于，所述层间电介质层的厚度为50～
15.根据权利要求13所述的半导体装置，其特征在于，所述有源区具有沿第一方向延伸的鳍片的形式，所述隔离区是沟槽式隔离区。
16.根据权利要求13所述的半导体装置，其特征在于，还包括在所述第二栅极层与所述图案化的金属栅极层之间的粘合层，用于促进金属栅极层与第二栅极层之间的接合。
17.根据权利要求15所述的半导体装置，其特征在于，所述隔离区的上表面低于与其相邻的有源区的上表面，从而形成凹陷，并且所述第二栅极层还以在所述凹陷的底面和侧壁与所述第二栅极层之间存在所述栅间电介质层的方式填充所述凹陷。
18.根据权利要求13所述的半导体装置，其特征在于，所述金属栅极线材料为钨、钛、镍、钯、铂、铑、铊中的一个或多个或其合金或其金属硅化物。
19.根据权利要求13所述的半导体装置，其特征在于，还具有外围装置，所述有源区还包括用于外围装置的区域，在所述区域处，还形成有穿过所述第二栅极层和所述栅间电介质层到所述电荷存储部的开口，所述图案化的金属栅极层与所述第二栅极层接触，并经由所述开口与所述电荷存储部接触。
20.根据权利要求19所述的装置，其特征在于，所述有源区具有沿第一方向延伸的鳍片的形式，所述隔离区是沟槽式隔离区，所述用于外围装置的区域与用于相应的存储单元的有源区的区域处于同一鳍片中。
21.根据权利要求13所述的装置，其特征在于，所述电荷存储部为浮栅，所述第二栅极层为控制栅，所述电荷存储部下的栅极绝缘层为隧穿绝缘层；或者所述电荷存储部为硅的氧化物-硅的氮化物-硅的氧化物的叠层，所述第二栅极层和相应的金属栅极线共同作为控制栅，所述电荷存储部下的栅极绝缘层为隧穿绝缘层。
半导体装置及其制造方法
技术领域
[0001] 本发明涉及半导体工艺技术领域，尤其涉及半导体装置及其制造方法，更具体地，涉及闪存存储器及其制造方法。
背景技术
[0002] 随着半导体技术的不断发展，半导体器件尺寸不断减小。然而，在存储器(例如，NAND型非易失性存储器)中，随着器件的小型化，栅极线(即，字线)之间的电容对器件性能影响很大。在现有的半导体工艺中，采用填充层间电介质的方法来对栅极线进行隔离，然而现有技术中的方法造成栅极之间电容较大，进而影响了器件性能。
[0003] 因此，如何降低栅极或栅极线之间的电容，是目前半导体工艺中的挑战之一。
发明内容
[0004] 本发明的发明人发现了上述现有技术中存在问题，并针对上述问题中的至少一个问题提出了本发明。
[0005] 根据本发明的一个方面，提供一种半导体器件的制造方法，包括：提供衬底结构，衬底结构包括：半导体衬底，半导体衬底包括沿第一方向延伸的有源区和与有源区邻接的隔离区，以及在有源区上的栅极绝缘层、在栅极绝缘层上的电荷存储层、在电荷存储层上的栅间电介质层和在栅间电介质层上的第二栅极层；在衬底结构上形成图案化的金属栅极层，图案化的金属栅极层包括沿与第一方向不同的第二方向延伸并且在第一方向上彼此分离的多条栅极线；以图案化的金属栅极层作为掩模刻蚀第二栅极层、栅间电介质层和电荷存储层，从而形成多个在第一方向上分离的栅极结构，从而每一个栅极结构包括层叠在栅极绝缘层上的电荷存储部、在电荷存储部上的栅间电介质层的部分、和在栅间电介质层的部分上的第二栅极、以及在第二栅极上的金属栅极线的部分；在多个栅极结构顶部处形成层间电介质层，以覆盖多个栅极结构之间的使其在第一方向分离的空间，从而在多个栅极结构之间的空间中形成空气间隙。
[0006] 在一个实施例中，在多个栅极结构顶部处形成层间电介质层的步骤为：采用PECVD工艺在多个栅极结构顶部处形成层间电介质层。
[0007] 在一个实施例中，层间电介质层的厚度为50～800nm。
[0008] 在一个实施例中，有源区具有沿第一方向延伸的鳍片的形式，隔离区是沟槽式隔离区。
[0009] 在一个实施例中，在衬底结构上形成图案化的金属栅极层的步骤之前，还包括：在第二栅极层上形成粘合层，用于促进金属栅极层与第二栅极层之间的接合。
[0010] 在一个实施例中，在衬底结构中，隔离区的上表面低于与其相邻的有源区的上表面，从而形成凹陷，并且第二栅极层还以在凹陷的底面和侧壁与第二栅极层之间存在栅间电介质层的方式填充凹陷。
[0011] 在一个实施例中，金属层材料为钨、钛、镍、钯、铂、铑、铊中的一个或多个或其合金或其金属硅化物。
[0012] 在一个实施例中，有源区还包括用于外围装置的区域，方法还包括：在区域处，形成穿过第二栅极层和栅间电介质层到电荷存储层的开口，其中所形成的图案化的金属栅极层与第二栅极层接触，并经由开口与电荷存储层接触。
[0013] 在一个实施例中，在衬底结构上形成图案化的金属栅极层的步骤包括：在第二栅极层上形成图案化的硬掩模层，图案化的硬掩模层至少具有与栅极线对应的图案；以金属材料覆盖图案化的硬掩模层，来形成填充与栅极线对应的图案的金属层；对金属层进行平坦化，以使得剩余的金属层的上表面与剩余的图案化的硬掩模层的上表面齐平，形成图案化的金属栅极层。
[0014] 在一个实施例中，在衬底结构上形成图案化的金属栅极层的步骤包括：在第二栅极层上形成图案化的硬掩模层，图案化的硬掩模层至少具有与栅极线对应的图案，并且图案化的硬掩模露出开口；以金属材料覆盖图案化的硬掩模层，来形成填充与栅极线对应的图案的金属层；对金属层进行平坦化，以使得剩余的金属层的上表面与剩余的图案化的硬掩模层的上表面齐平，形成图案化的金属栅极层。
[0015] 在一个实施例中，有源区具有沿第一方向延伸的鳍片的形式，隔离区是沟槽式隔离区，并且用于外围装置的区域与用于相应的存储单元的有源区的区域处于同一鳍片中。
[0016] 在一个实施例中，电荷存储部为浮栅，第二栅极为控制栅，电荷存储部下的栅极绝缘层为隧穿绝缘层；或者电荷存储部为硅的氧化物-硅的氮化物-硅的氧化物的叠层，第二栅极和相应的金属栅极线共同作为控制栅，电荷存储部下的栅极绝缘层为隧穿绝缘层。
[0017] 根据本发明的另一方面，提供一种半导体器件，包括：半导体衬底，半导体衬底包括沿第一方向延伸的有源区和与有源区邻接的隔离区；在有源区上的栅极绝缘层；图案化的金属栅极层，图案化的金属栅极层包括沿与第一方向不同的第二方向延伸并且在第一方向上分离的多条栅极线；多个彼此在第一方向上分离的栅极结构，每一个栅结构包括在栅极绝缘层上的电荷存储部、在电荷存储部上的栅间电介质层的第一部分、在栅间电介质层的第一部分上的第二栅极层的一部分、以及在第二栅极层的一部分上的金属栅极，金属栅极是相应金属栅极线的一部分；以及在多个栅极结构顶部处的层间电介质层，其覆盖多个栅极结构之间的使其在第一方向分离的空间，从而在多个栅极结构之间的空间中形成空气间隙。
[0018] 在一个实施例中，层间电介质层的厚度为50～800nm。
[0019] 在一个实施例中，有源区具有沿第一方向延伸的鳍片的形式，隔离区是沟槽式隔离区。
[0020] 在一个实施例中，还包括在第二栅极层与图案化的金属栅极层之间的粘合层，用于促进金属栅极层与第二栅极层之间的接合。
[0021] 在一个实施例中，隔离区的上表面低于与其相邻的有源区的上表面，从而形成凹陷，并且第二栅极层还以在凹陷的底面和侧壁与第二栅极层之间存在栅间电介质层的方式填充凹陷。
[0022] 在一个实施例中，金属栅极线材料为钨、钛、镍、钯、铂、铑、铊中的一个或多个或其合金或其金属硅化物。
[0023] 在一个实施例中，还具有外围装置，有源区还包括用于外围装置的区域，在区域处，还形成有穿过第二栅极层和栅间电介质层到电荷存储层的开口，图案化的金属栅极层与第二栅极层接触，并经由开口与电荷存储层接触。
[0024] 在一个实施例中，有源区具有沿第一方向延伸的鳍片的形式，隔离区是沟槽式隔离区，用于外围装置的区域与用于相应的存储单元的有源区的区域处于同一鳍片中。
[0025] 在一个实施例中，电荷存储部为浮栅，第二栅极为控制栅，电荷存储部下的栅极绝缘层为隧穿绝缘层；或者电荷存储部为硅的氧化物-硅的氮化物-硅的氧化物的叠层，第二栅极和相应的金属栅极线共同作为控制栅，电荷存储部下的栅极绝缘层为隧穿绝缘层。
[0026] 通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其他特征及其优点将会变得清楚。
附图说明
[0027] 构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
[0028] 参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
[0029] 图1为根据本发明一个实施例的半导体装置的制造方法的示意流程图。
[0030] 图2-图8示意性地示出了根据本发明一个实施例的半导体装置的制造过程若干阶段的立体剖面图。
具体实施方式
[0031] 现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
[0032] 同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
[0033] 以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
[0034] 对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
[0035] 在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
[0036] 应注意：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
[0037] 图1为根据本发明一个实施例的半导体装置的制造方法的示意流程图。图2-图8示意性地示出了根据本发明一个实施例的半导体装置的制造过程若干阶段的立体剖面图。下面将结合图1和图2-8来进行说明。
[0038] 如图1所示，在步骤101，提供衬底结构。
[0039] 如图2所示，衬底结构20可以包括半导体衬底200，其具有沿第一方向(例如，图2中的A-A’方向)延伸的有源区202和与有源区202邻接的隔离区204。衬底结构20还包括：在有源区202上的栅极绝缘层206、在栅极绝缘层206上的电荷存储层208、在电荷存储层208上的栅间电介质层210、和在栅间电介质层210上的第二栅极层212。
[0040] 栅极绝缘层206可以由硅的氧化物形成。电荷存储层208的材料可以选择能够用于储存电荷的各种材料，例如掺杂的多晶硅(浮栅)，或者硅的氧化物-硅的氮化物-硅的氧化物的叠层(ONO)结构等。
[0041] 栅间电介质层210可以选用例如硅的氧化物、硅的氮化物或其叠层。优选地，在浮栅的实现方式中，栅间电介质层210可以是硅的氧化物-硅的氮化物-硅的氧化物的三层(ONO)结构。第二栅极层212可以选用例如掺杂的多晶硅等材料。
[0042] 在一种实现方式中，衬底结构可以通过如下来形成。采用化学气相沉积(Chemical Vapor Deposition，简称CVD)等工艺在衬底上沉积栅极绝缘层206。接着，在栅极绝缘层206上沉积电荷存储层208。之后，利用图形化的掩模(未示出)刻蚀电荷存储层208、栅极绝缘层206和衬底200，形成与有源区202邻接的隔离沟槽。在沟槽中填充隔离材料(例如，氧化硅)，以形成隔离区204。优选的，如图3所示，有源区202具有沿第一方向(如图2所示A-A’方向)延伸的鳍片的形式，隔离区204为沟槽式隔离区。换而言之，隔离区的上表面低于与其相邻的有源区的上表面，从而形成凹陷226。
[0043] 之后，沉积栅间电介质层210，用于阻挡载流子在电荷存储层(后面其将形成电荷存储部)和第二栅极层212之间传送(例如，注入或者隧穿等)。这里，在本实现方式中，第二栅极层212还以在凹陷226的底面和侧壁与第二栅极层212之间存在所述栅间电介质层210的方式填充所述凹陷226，如图2所示。
[0044] 之后，在栅间电介质层210上沉积第二栅极层212。
[0045] 应理解，可以利用本领域中已知的方法、工艺步骤、材料等来形成本发明的衬底结构，因此，在此不再就工艺的细节进行详细说明。本领域技术人员将理解，在得到的结构中，隔离区204的上表面与栅极绝缘层206的上表面可以齐平，也可以如图2所示略高于栅极绝缘层206的上表面。
[0046] 在某些实施例中，有源区还包括用于外围装置的区域。所述外围装置可以包括但不限于开关器件，例如用于存储单元或者存储单元串的开关。在这种情况下，在用于外围装置的区域，还可以形成有图2所示的开口214，开口214穿过第二栅极层212和栅间电介质层210到电荷存储层208。应理解，在该实现方式中，电荷存储层将用于形成浮栅。
[0047] 可选的，有源区的用于外围装置的区域可以与用于相应的存储单元的区域处于同一鳍片中，如图2和图7(后面将说明)所示。
[0048] 回到图1，在步骤102，在所述衬底结构上形成图案化的金属栅极层(从图6的220可以最佳地看出)。如图6所示，图案化的金属栅极层218可以包括沿与第一方向(A-A’)不同的第二方向(B-B’)延伸并且在第一方向上彼此分离的多条栅极线220。
[0049] 在一个实现方式中，可以通过如下在衬底结构上形成图案化的金属栅极层。在图2所示结构的基础上，在第二栅极层212上形成图案化的硬掩模层216，如图4所示。硬掩模层216至少具有与要形成的栅极线对应的图案(这里，硬掩模线之间的凹陷与要形成的栅极线对应)。在用于外围装置(如果有的话)的区域中，硬掩模层216露出开口214。
[0050] 接着，如图5所示，以金属材料覆盖图形化的硬掩模层216，形成填充与栅极线对应的图案的金属层218。如图5所示，金属层218与第二栅极层212接触，并经开口214与电荷存储层208接触。金属层218材料为钨、钛、镍、钯、铂、铑、铊中的一个或多个或其合金或其金属硅化物。优选的，选用钨作为金属层，由此得到的金属层的填充性更好。
[0051] 优选的，在形成金属层之前，在第二栅极层212上形成粘合层(图中未示出)，用于改善金属层218与第二栅极层212的接触。粘合层材料可以为诸如氮化钛等金属氮化物材料，也可以是本领技术人员所知的其他可作为粘合层的材料。
[0052] 然后，如图6所示，采用例如CMP(chemical mechanical polish，化学机械平坦化)工艺对金属层218平坦化，使得剩余的金属层218的上表面与剩余的图案化的硬掩模层216的上表面齐平，形成图案化的金属栅极层220。优选的，还可以利用湿法清洗工艺去除表面的不期望的金属残留。本领域技术人员将理解，如在此使用的术语“齐平”，意指基本齐平，也即，可以存在某些误差。之后，可选的，可以去除硬掩模216。这里应理解，形成图案化的金属栅极层的方法不限于此。
[0053] 接着，回到图1，在步骤103，以图案化的金属栅极层作为掩模刻蚀第二栅极层、栅间电介质层和第一栅极层，以形成多个在第一方向上彼此分离的栅极结构。
[0054] 如图7所示，以图案化的金属栅极层220作为掩模刻蚀第二栅极层212、栅间电介质层210和电荷存储层208，以形成多个在第一方向上彼此分离的栅极结构222。每一个栅极结构包括层叠在栅极绝缘层206上的电荷存储部208(应理解，其是电荷存储层的一部分)、在电荷存储部208上的栅间电介质层210的部分、在栅间电介质层210的所述部分上的第二栅极212、以及在所述第二栅极上的金属栅极线220的部分。如图6中所示的，金属栅极线220沿与第一方向(A-A’)不同的第二方向(B-B’)延伸；从而该蚀刻形成多个在第一方向上彼此分离的栅极结构222，如图7中所示。也即，形成了在栅极结构222之间的将栅极结构222在第一方向上彼此分离的空间701。
[0055] 在一个实现方式中，栅极结构222中电荷存储部208由多晶硅(例如，掺杂的多晶硅)形成而作为浮栅，浮栅下的栅极绝缘层206为隧穿绝缘层，第二栅极212和相应的金属栅极线220共同作为控制栅。在另一实现方式中，电荷存储部208可以是硅的氧化物-硅的氮化物-硅的氧化物(ONO)形式的，从而仅以第二栅极212(以及相应的金属栅极线220的部分)作为栅极(控制栅)。
[0056] 图7中外围装置与相应的存储器件(存储单元)位于同一鳍片中。本领域技术人员可以了解的是，外围装置也可以采用与存储器件位于不同鳍片的方式或以其它方式形成。图7中的外围装置是示意性的，可以根据实际需要设置外围装置。
[0057] 接着，回到图1，步骤104，在所述多个栅极结构的顶部处形成层间电介质层，以覆盖所述多个栅极结构之间的使其在第一方向分离的空间，从而在多个栅极结构之间的所述空间中形成空气间隙。
[0058] 如图8所示，在所述多个栅极结构222顶部处形成层间电介质层224，以覆盖多个栅极结构222之间的在第一方向上的空间，从而在多个栅极结构222之间的所述空间中形成空气间隙。例如，可以选用例如二氧化硅等台阶覆盖性差的材料，采用等离子体增强化学气相沉积(PECVD)工艺在所述多个栅极结构222顶部处形成层间电介质层224。在一个实现方式中，层间电介质层224厚度可以为50-800nm。
[0059] 如图8所示，层间电介质层224覆盖栅极结构222之间的空间701。在当前主流的尺寸节点以及将来的更小的尺寸节点下，采用台阶覆盖性差的沉积工艺，可以使得所形成的层间电介质层224形成在栅极结构222的顶部处并覆盖栅极结构之间的空间，而在栅极结构222的侧壁上几乎不形成层间电介质层。因此，在多个栅极结构222之间形成了空气间隙，减小了栅极线以及栅极结构之间的耦合电容。
[0060] 而对于外围装置，由于通常将其设置得距离存储器件(存储单元)较远，因此可以在其栅极结构的侧壁上形成有层间电介质层224。也就是说，在这种情况下，可以不需要在外围装置的栅极结构(栅极线)和与其相邻的存储单元的栅极结构(栅极线)之间形成空气间隔。对外围装置栅极的侧壁是否覆盖层间电介质层224，本发明没有特别的限制，本领域技术人员可以根据需要来自由应用本发明的教导。
[0061] 应理解，本公开还教导了一种半导体装置，包括：半导体衬底，半导体衬底包括沿第一方向延伸的有源区和与有源区邻接的隔离区；在有源区上的栅极绝缘层；图案化的金属栅极层，图案化的金属栅极层包括沿与第一方向不同的第二方向延伸并且在第一方向上分离的多条栅极线；多个彼此在第一方向上分离的栅极结构，每一个栅结构包括在栅极绝缘层上的电荷存储部、在电荷存储部上的栅间电介质层的第一部分、在栅间电介质层的第一部分上的第二栅极层的一部分、以及在第二栅极层的一部分上的金属栅极，金属栅极是相应金属栅极线的一部分；以及在多个栅极结构顶部处的层间电介质层，其覆盖多个栅极结构之间的使其在第一方向分离的空间，从而在多个栅极结构之间的空间中形成空气间隙。
[0062] 在一个实现方式中，层间电介质层的厚度为50～800nm。
[0063] 在一个实现方式中，有源区具有沿第一方向延伸的鳍片的形式，隔离区是沟槽式隔离区。
[0064] 在一个实现方式中，本公开的半导体装置还包括在第二栅极层与图案化的金属栅极层之间的粘合层，用于促进金属栅极层与第二栅极层之间的接合。
[0065] 在一个实现方式中，隔离区的上表面低于与其相邻的有源区的上表面，从而形成凹陷，并且第二栅极层还以在凹陷的底面和侧壁与第二栅极层之间存在栅间电介质层的方式填充凹陷。
[0066] 在一个实现方式中，金属栅极线材料为钨、钛、镍、钯、铂、铑、铊中的一个或多个或其合金或其金属硅化物。
[0067] 在一个实现方式中，本公开的半导体装置还具有外围装置，有源区还包括用于外围装置的区域，在区域处，还形成有穿过第二栅极层和栅间电介质层到电荷存储层的开口，图案化的金属栅极层与第二栅极层接触，并经由开口与电荷存储层接触。
[0068] 在一个实现方式中，有源区具有沿第一方向延伸的鳍片的形式，隔离区是沟槽式隔离区，用于外围装置的区域与用于相应的存储单元的有源区的区域处于同一鳍片中。
[0069] 在一个实现方式中，电荷存储部为浮栅，第二栅极为控制栅，电荷存储部下的栅极绝缘层为隧穿绝缘层；或者电荷存储部为硅的氧化物-硅的氮化物-硅的氧化物的叠层，第二栅极和相应的金属栅极线共同作为控制栅，电荷存储部下的栅极绝缘层为隧穿绝缘层。
[0070] 至此，已经详细描述了根据本公开实施例的半导体装置及其制造方法。为了避免模糊本公开的教导，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。
