闪存路径中的耐高速、高电压的电路

摘要

电路包括被耦合到非易失性存储器(NVM)单元的第一字线。第一路径包括第一逆变器和晶体管。晶体管被耦合到字线。第一路径被耦合以接收第一输入电压信号。第二路径至少包括被耦合到字线的晶体管。将第二路径的至少一部分嵌入在第一路径内。第二路径被耦合以接收第二输入电压信号。

权利要求

1.一种分布式字线驱动器电路，包括：

字线，所述字线被耦合到非易失性存储器(NVM)单元；

第一路径，所述第一路径包括第一逆变器和晶体管，所述晶体管被耦合到所述字线，所述第一路径被耦合以接收第一输入电压信号；以及第二路径，其中所述第二路径的至少一部分被嵌入在所述第一路径内，其中所述第二路径的所述部分包括第二逆变器和被耦合到所述字线的所述晶体管，所述第二路径被耦合以接收第二输入电压信号，其中所述第一输入电压信号是读取所述NVM单元的快速低电压信号，并且其中，所述第二输入电压信号是对所述NVM单元进行编程的慢速高电压信号。

2.根据权利要求1所述的电路，其中，所述第一逆变器和所述第二逆变器中的每一个包括相应一对的金属氧化物半导体场效应晶体管(MOSFET)。

3.根据权利要求1所述的电路，还包括：

全局字线驱动器(GWLDRV)，所述全局字线驱动器被耦合到并控制所述字线、所述第一路径、所述第二路径、第二字线、第三路径和第四路径；

所述第二字线，所述第二字线被耦合到第二非易失性存储器(NVM)单元；

所述第三路径，所述第三路径包括第二逆变器和第二晶体管，所述第二晶体管被耦合到所述第二字线，所述第三路径被耦合以接收所述第一输入电压信号；以及所述第四路径，所述第四路径至少包括被耦合到所述第二字线的所述第二晶体管，其中，所述第四路径的至少一部分被嵌入在所述第三路径内，所述第四路径被耦合以接收所述第二输入电压信号。

4.一种非易失性存储器(NVM)设备，包括：

多个NVM单元；

全局字线驱动器(GWLDRV)；

耦合到GWLDRV的多个分布式字线驱动器，所述多个分布式字线驱动器包括被耦合到字线的至少第一分布式字线驱动器，所述字线被耦合到所述多个NVM单元中的第一单元，其中，所述第一分布式字线驱动器包括：第一输入端；

第二输入端；

第一路径，所述第一路径被耦合到所述第一输入端，所述第一路径包括第一逆变器，其中，所述第一路径的输出端被耦合到所述字线；以及第二路径，所述第二路径被耦合到所述第二输入端，所述第二路径包括第二逆变器和被耦合到所述字线的晶体管，其中，所述第二路径的至少一部分被嵌入在所述第一路径内，其中，所述GWLDRV还包括被耦合到所述第一分布式字线驱动器的所述第一输入端的低电压(LV)逻辑以及被耦合到所述第一分布式字线驱动器的所述第二输入端的高电压(HV)逻辑。

5.根据权利要求4所述的NVM设备，其中，被嵌入在所述第一路径内的所述第二路径的所述部分包括所述晶体管和所述第二逆变器。

6.根据权利要求4所述的NVM设备，其中，所述GWLDRV还包括行逻辑解码器、耦合到所述LV逻辑和所述行逻辑解码器的电平移位器以及耦合到所述HV逻辑的高电压信号控制电路，其中，所述行逻辑解码器被配置为经由所述电平移位器将LV信号输出到所述LV逻辑，并且其中，所述高电压信号控制电路被配置为将HV信号输出到所述HV逻辑。

7.根据权利要求6所述的NVM设备，其中，所述晶体管的栅极经由所述第二输入端耦合到所述HV逻辑，其中，所述第一逆变器包括一对晶体管，所述一对晶体管中的每一个的栅极经由所述第一输入端被耦合到所述LV逻辑，其中，所述一对晶体管中的第一个的源极被耦合到第一电压电位(VBST)，并且所述一对晶体管中的第二个的源极被耦合到第二电压电位(vgnd)，并且其中，所述一对晶体管中的每一个的漏极被耦合到节点(ROW_OUT)，所述节点被耦合到所述晶体管的漏极，其中，所述晶体管的源极被耦合到所述字线，并且其中，所述晶体管的所述源极还被耦合到所述第二逆变器的第二对晶体管中的每一个的漏极，所述第二对晶体管中的第一个的源极被耦合到所述节点，并且所述第二对晶体管中的第二个的源极被耦合到第三电压电位(VNEG_C_S)，并且所述第二对晶体管中的每一个的栅极被耦合到所述第二电压电位(vgnd)，所述晶体管的所述栅极被耦合到N-栅极控制(RNG)信号。

8.根据权利要求7所述的NVM设备，其中，对于所述NVM设备的行的选定扇区上的读取操作，所述行逻辑解码器被配置为经由所述电平移位器和所述LV逻辑将信号输出到所述第一分布式字线驱动器，其中，所述第一路径被配置为接收所述信号，并且其中，所述第一路径被配置为在所述字线上输出ROW_OUT信号。

9.根据权利要求7所述的NVM设备，其中，对于所述NVM设备的行的选定扇区上的编程操作，所述高电压信号控制电路被配置为经由所述HV逻辑将信号输出到所述第一分布式字线驱动器，其中，所述第二路径被配置为接收所述信号，并且其中，所述第二路径被配置为在所述字线上输出VNEG_C_S信号。

10.根据权利要求4所述的NVM设备，其中，所述多个分布式字线驱动器还包括：第二分布式字线驱动器，所述第二分布式字线驱动器被耦合到第二字线，所述第二字线被耦合到所述多个NVM单元中的第二单元，其中，所述第二分布式字线驱动器包括：第三路径，所述第三路径被耦合到所述第一输入端，所述第三路径包括第二逆变器，其中，所述第三路径的输出端被耦合到所述第二字线；以及第四路径，所述第四路径被耦合到所述第二输入端，所述第四路径包括被耦合到所述第二字线的第二晶体管，其中，所述第四路径的至少一部分被嵌入到所述第三路径内。

11.一种传播用于执行存储器操作的低电压(LV)和高电压(HV)信号的方法，所述方法包括：在第一分布式字线驱动器处接收用于第一路径的第一输入LV信号和用于第二路径的第二输入HV信号，所述第一输入LV信号和第二输入HV信号在非易失性存储器(NVM)设备的NVM单元上执行所述存储器操作，其中，所述第一路径包括第一逆变器、第二逆变器和晶体管，并且所述第二路径包括所述第二逆变器，并且其中，嵌入在所述第一路径内的所述第二路径的部分至少包括所述第二逆变器；

由所述第一分布式字线驱动器将所述第一输入LV信号传播到所述第一路径；

由所述第一分布式字线驱动器将所述第二输入HV信号传播到所述第二路径；

由所述第一分布式字线驱动器将基于在所述第一路径上传播的所述第一输入LV信号而生成的第一输出信号输出到字线；以及由所述第一分布式字线驱动器将基于在所述第二路径上传播的所述第二输入HV信号而生成的第二输出信号输出到所述字线。

12.根据权利要求11所述的方法，其中，被嵌入在所述第一路径内的所述第二路径的所述部分还包括所述晶体管。

13.根据权利要求11所述的方法，其中，所述第一输入LV信号包括低于外部电源的最高电压并且处于或高于所述外部电源的最低电压的电压。

14.根据权利要求11所述的方法，其中，所述第一分布式字线驱动器被耦合到全局字线驱动器(GWLDRV)，并且其中，所述GWLDRV还被耦合到第二分布式字线驱动器，所述GWLDRV控制所述第一分布式字线驱动器和所述第二分布式字线驱动器，所述方法还包括：在所述第二分布式字线驱动器处接收用于第三路径的所述第一输入LV信号和用于第四路径的所述第二输入HV信号，所述第一输入LV信号和第二输入HV信号在所述NVM设备的第二NVM单元上执行所述存储器操作；

由所述第二分布式字线驱动器将所述第一输入LV信号传播到所述第三路径；

由所述第二分布式字线驱动器将所述第二输入HV信号传播到所述第四路径，其中，所述第四路径的至少一部分被嵌入到所述第三路径内；

由所述第二分布式字线驱动器将基于在所述第三路径上传播的所述第一输入LV信号而生成的第三输出信号输出到第二字线；以及由所述第二分布式字线驱动器将基于在所述第四路径上传播的所述第二输入HV信号而生成的第四输出信号输出到所述第二字线。

说明书

闪存路径中的耐高速、高电压的电路

[0001] 相关申请

[0002] 本申请是2015年9月18日提交的美国专利申请第14/859,134号的国际申请，该美国专利申请要求于2015年6月15日提交的美国临时申请第62/175,974号的权益，这两个申请通过引用以其整体并入本文。

[0003] 背景

[0004] 非易失性存储器设备当前广泛应用在当电力不可用时要求信息保留的电子组件中。非易失性存储器设备可以包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)设备。一些存储器阵列利用可以包括存储器元件或电荷储存层的栅极结构和晶体管。电荷储存层可以被编程为基于应用于存储器阵列或被存储器阵列接收的电压来储存数据。

[0005] 一些存储器系统使用硅-氧化物-氮化物-氧化物-硅(SONOS)设备作为在NV EEPROM或闪存中的非易失性(NV)储存元件。

[0006] 高电压(HV)信号和低电压(LV)信号可在非易失性存储器(NVM)设备(诸如闪存)的操作中使用。HV信号可以是高于NVM设备的电源的最高电压或低于NVM设备的接地供应(ground supply)的最低电压的电压信号。例如，当NVM设备的电源约为1.2V(例如，最高电压)时，可能需要8.3伏(V)的HV信号来对NVM单元进行编程。LV信号可以是处于或低于NVM设备的电源的最高电压或者处于或高于NVM设备的接地供应的最低电压的电压信号。换句话说，LV信号可以在电源的范围内，并且在电源范围之外的所有信号可以是HV信号。

[0007] 一些NVM阵列可使用专用源极线(DSL)架构。DSL架构可以包括用于NVM阵列中的NVM单元的每列(或NVM阵列的NVM扇区中的NVM单元的每列)的专用源极线。DSL架构可以将第一路径用于HV信号，并将第二路径用于LV信号。路径彼此分开，并且HV信号穿过与LV信号不同的单独路径。由于单独的、不重叠的组件可专用于HV信号和LV信号，因此组件可占用NVM设备上的大量空间。

[0008] 共源极线(CSL)架构允许在NVM单元的多个行和/或列之间的共用的源极线。例如，CSL架构可以在NVM单元的扇区中的基本上所有NVM单元之间共用CSL。在其他示例中，CSL架构可以在NVM阵列中的基本上所有NVM单元之间或在NVM扇区或阵列中的NVM单元的一个或更多个行和/或两个或更多个列之间共用CSL。CSL架构的实现允许用于每个存储器单元的硅面积的减少。

[0009] CSL架构允许HV信号和LV信号共用组件的至少一部分。HV信号穿过至少部分被嵌入在LV信号穿过的路径中的路径。因此，HV和LV信号可能不会完全地穿过独立路径，并且在重叠的HV和LV信号路径之间的至少一些组件的共用可以提供对于NVM的硅面积空间的进一步减少。

[0010] 在存储器设备中实现CSL架构的设计人员可能需要特别注意控制高电压信号的应用并保持晶体管的安全工作区(SOA)。

发明内容

[0011] 本公开解决了可以利用NVM设备中的额外硅区域的单独的HV和LV信号路径的上述和其他缺陷。

[0012] 根据本公开的一个实施方式，提供了一种电路，包括：字线，所述字线被耦合到非易失性存储器(NVM)单元；第一路径，所述第一路径包括第一逆变器和晶体管，所述晶体管被耦合到所述字线，所述第一路径被耦合以接收第一输入电压信号；以及第二路径，所述第二路径至少包括被耦合到所述字线的所述晶体管，其中，所述第二路径的至少一部分被嵌入在所述第一路径内，所述第二路径被耦合以接收第二输入电压信号。

[0013] 根据本公开的另一实施方式，提供了一种非易失性存储器(NVM)设备，包括：多个单元；全局字线驱动器(GWLDRV)；耦合到GWLDRV的多个分布式字线驱动器，所述多个分布式字线驱动器包括被耦合到字线的至少第一分布式字线驱动器，所述字线被耦合到所述多个单元中的第一单元，其中，所述第一分布式字线驱动器包括：第一输入端；第二输入端；第一路径，所述第一路径被耦合到所述第一输入端，所述第一路径包括第一逆变器，其中，所述第一路径的输出端被耦合到所述字线；以及第二路径，所述第二路径被耦合到第二输入端，所述第二路径包括被耦合到所述字线的晶体管，其中，所述第二路径的至少一部分被嵌入在所述第一路径内。

[0014] 根据本公开的又一实施方式，提供了一种方法，包括：在第一分布式字线驱动器处接收用于第一路径的第一输入信号和用于第二路径的第二输入信号，所述第一输入信号和第二输入信号在非易失性存储器(NVM)设备的NVM单元上执行操作；由所述第一分布式字线驱动器将所述第一输入信号传播到所述第一路径；由所述第一分布式字线驱动器将所述第二输入信号传播到所述第二路径，其中，所述第二路径的至少一部分被嵌入到所述第一路径内；由所述第一分布式字线驱动器将基于在所述第一路径上传播的所述第一输入信号而生成的第一输出信号输出到字线；以及由所述第一分布式字线驱动器将基于在所述第二路径上传播的所述第二输入信号而生成的第二输出信号输出到所述字线。

[0015] 附图简述

[0016] 本公开在附图的图中通过示例而非通过限制的方式被说明。

[0017] 图1是示出根据实施例的第一非易失性存储器系统的框图。

[0018] 图2是示出根据实施例的第二非易失性存储器系统的框图。

[0019] 图3示出了根据一个实施例的非易失性存储器阵列。

[0020] 图4示出了根据一个实施例的全局字线驱动器。

[0021] 图5示出了根据一个实施例的分布式字线驱动器。

[0022] 图6是示出根据一个实施例的被嵌入在低电压信号路径内的高电压信号路径的流程图。

[0023] 图7A示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的选定扇区。

[0024] 图7B示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的取消选定扇区。

[0025] 图8A示出了根据一个实施例的在编程操作期间非易失性存储器阵列的选定扇区。

[0026] 图8B示出了根据一个实施例的在编程操作期间非易失性存储器阵列的取消选定扇区。

[0027] 图9A示出了根据一个实施例的在读取操作期间非易失性存储器阵列的选定扇区。

[0028] 图9B示出了根据另一实施例的在读取操作期间非易失性存储器阵列的取消选定扇区。

[0029] 图10是示出根据一个实施例的用于在非易失性存储器设备上执行的擦除、编程和读取操作的电压偏置的表格。

[0030] 图11是示出根据一个实施例的用于在非易失性存储器设备上执行的正余裕读取、负余裕读取和读取操作的电压偏置的表格。

[0031] 图12是根据实施例的共源极线(common source line)驱动器的电路示意图。

[0032] 图13是根据一个实施例的列驱动器电路的电路原理图。

[0033] 图14是根据另一实施例的NS分布式驱动器和信号源的电路原理图。

[0034] 图15是根据另一实施例的SSEL偏置块的电路原理图。

[0035] 详细描述

[0036] 在一个实施例中，NVM单元被耦合到与扇区的NVM单元共用的CSL。NVM单元可以是能够存储单个数据值(例如，单个位，诸如逻辑“0”或逻辑“1”)的存储器单元。扇区或NVM扇区可以是包含多个NVM单元(即，NVM单元的多个行和NVM单元的多个列)的NVM阵列的块。存储器阵列可以包括一个或更多个扇区。字线可被耦合到NVM单元。基于将在NVM单元上执行的操作来传播字线。操作的示例包括读取操作、编程操作或擦除操作。用于NVM单元的行的字线驱动器包括两个路径，一个用于快速LV信号，而另一个用于慢速HV信号。被耦合以接收第一输入电压信号(例如，用于读取操作的快速LV信号)的第一路径包括含有晶体管的各种组件。晶体管的其中一个被耦合到字线。被耦合以接收第二输入电压信号(例如，用于编程操作的快速HV信号)的第二路径还包括含有晶体管的各种组件。第二路径至少包括被耦合到字线的一个晶体管。因此，第二路径的至少一部分被嵌入在第一路径内。

[0037] 被应用到NVM设备中的一些晶体管的HV信号可能导致那些晶体管在安全工作区(SOA)之外操作，这又可能导致对晶体管和NVM设备的损坏。可以由允许晶体管满足寿命可靠性规范的晶体管的不同端子(例如，栅极至漏极、栅极至源极、栅极至本体或源极到漏极)之间的一组电压差和/或其中晶体管可被偏置而不损坏晶体管的晶体管的不同端子之间的一组电压差来定义安全工作区。例如，为了留在SOA中，某些晶体管的栅极至漏极电压可能不会超过3.6V。电路设计人员必须非常小心以控制NVM设备中HV信号的应用，以使得晶体管保留在SOA中，并避免晶体管损坏。

[0038] 图1是示出根据实施例的非易失性存储器系统的框图。NVM系统100可包括经由地址总线106、数据总线108和控制总线110耦合到NVM设备102的处理设备104。本领域技术人员将认识到，NVM系统100已经出于说明的目的被简化并且不被认定是完整的描述。具体地，本文没有详细描述处理设备104、行解码器114、列解码器118、读出放大器122以及命令和控制电路124的细节。应当认识到，NVM系统100可以包括图1所示的全部、一些或更多个组件。

[0039] 也称为电源的外部电源150被耦合到NVM设备102。外部电源150可以是NVM设备102外部的电源，并且可被NVM设备102用于生成高于外部电源150的最高电压或低于外部接地供应150的最低电压的HV信号。例如，外部电源150可以供应大约1.2V的电压。HV信号可以低于0V或高于1.2V。出于说明而非限制的目的，关于HV信号的以下附图将被描述为具有1.2V的外部电源电压和0V的外部接地供应，除非另有说明。应当认识到，也可以提供不同的电源电压范围，例如，0V至3V。

[0040] 处理设备104可驻留在共同载体衬底上，诸如，例如集成电路(“IC”)管芯衬底、多芯片模块衬底等。可选地，处理设备104的组件可以是一个或更多个独立的集成电路和/或分立组件。在一个示例性实施例中，处理设备104是片上可编程系统 处理设备，由加利福尼亚州圣何塞市的Cypress半导体公司开发。可选地，处理设备104可以是由本领域普通技术人员已知的一个或更多个其他处理设备，诸如微处理器或中央处理单元、控制器、专用处理器、数字信号处理器(“DSP”)、专用集成电路(“ASIC”)、现场可编程门阵列(“FPGA”)等等。

[0041] NVM设备102如下文所述地包括诸如NVM阵列的存储器阵列112，其被组织成非易失性存储器单元的行和列(未在此图中显示)。存储器阵列112经由多条选择线和读取线(至少一条选择线和一条读取线对应存储器阵列的每一行)被耦合到行解码器114和/或命令和控制电路124。存储器阵列112还经由多条位线120(每一条对应存储器阵列的每一列)被耦合到列解码器118。存储器阵列112可以经由列解码器118被耦合到多个读出放大器122，以从其读取多位字。NVM设备102还包括命令和控制电路124，以从处理设备104接收信号，并将信号发送到行解码器114、控制列解码器118、读出放大器122，控制扇区选择电路140，并控制被应用到存储器阵列112的HV信号。命令和控制电路124包括高电压控制电路126，以生成和控制用于NVM设备102的操作的HV信号，其可以通过高电压控制电路126路由到列解码器118、读出放大器122和/或扇区选择器电路140。高电压控制电路126在读取、擦除、预编程和编程操作期间运行以将适当的电压(包括HV信号和LV信号)施加到存储单元。

[0042] 命令和控制电路124可以被配置为通过向第一行中的第一选择线施加电压来选择存储器阵列112的第一行以用于编程操作，并且通过向第二行中的第二选择线施加另一电压来取消选择存储器阵列的第二行。命令和控制电路124还可以被配置为通过向第一列中的第一位线施加电压来控制列解码器118选择第一行中的存储器单元以进行编程，并且通过向第二列中的第二位线施加另一电压来禁止第一行中的另一个存储器单元进行编程。命令和控制电路124(特别是高电压控制电路126)可以进一步被配置为向一条或更多条共源极线施加电压，如下文所述这些共源极线可以被耦合到被包括在存储器单元阵列112中的存储器单元。

[0043] NVM设备102可以是被配置为在各种低功率和非易失性环境中储存数据值的储存设备。例如，NVM设备102可以被包括于小面积闪存中，该闪存可以在诸如智能卡或银行卡的设备或系统中实现。因此，在本文所公开的存储设备(诸如NVM设备102)可以被实施以具有相对较小的面积，其可以使用先进的处理节点(诸如65nm的节点或更小的节点)进行制造。此外，如下面更详细地讨论的，NVM设备102可以包括被配置为存储数据值的各种存储器单元(未示出)。存储器单元可以用共源极线来实现，以减小每一个存储器单元的总占用面积。
每个存储器单元也可以与Fowler-Nordheim编程技术兼容。

[0044] 存储器阵列112可以包括一个或更多个NVM扇区，诸如扇区A 131至扇区N 132。每个扇区可以具有NVM单元的任何数量的行和列，例如4096列和256行。行可以包括水平布置的多个NVM单元。列可以包括垂直排列的多个NVM单元。存储器阵列112可以使用由存储器阵列112的所有扇区共用的全局位线(GBL)。存储器阵列112的每列可以具有GBL。例如，由所有扇区(例如，扇区A131至扇区N 132)共用的对于列0的特定GBL将通过扇区选择电路被耦合到选定扇区的列0中的存储器阵列112的每行。在编程操作和擦除操作期间，GBL被配置为向存储器阵列112的扇区提供HV信号，而在读操作期间，GBL被配置为提供LV信号。

[0045] 存储器阵列112可以使用扇区选择电路140来将GBL耦合到特定扇区的列的相关联的位线(BL)。扇区中的每列可以具有特定于该扇区的相关联的BL，其不被其他扇区共用。扇区中的每列可以具有扇区选择电路140，以选择性地将GBL耦合到相关联的BL。例如，用于扇区A 131的列0的扇区选择电路140可以被用作开关，以在擦除操作和编程操作期间将存储器阵列112的列0的GBL上的电压信号耦合到用于扇区A 131的列0的BL。对于扇区A 131到扇区N 132中的每一个可以存在扇区选择电路140。

[0046] 在读取操作期间，存储器阵列112还可以使用列解码器118将扇区中的NVM单元的列耦合到读出放大器122。例如，在读取操作期间，用于扇区A 131的列0的列解码器118可以被用作开关，以将扇区A的列0的NVM单元耦合到读出放大器122。读出放大器122可以附接到每个扇区，或者为了节省面积，它们可以被两个相邻扇区共用。

[0047] 应当认识到，存储器阵列的术语“行”和“列”出于说明而不是限制的目的被使用。在一个实施例中，行通常被水平布置，并且列通常被垂直布置。在另一个实施例中，可以以任何取向布置存储器阵列112的行和列。

[0048] 在一个实施例中，NVM单元可以是双晶体管(2T)存储器单元。在2T存储器单元中，一个晶体管可以是存储晶体管，而另一个晶体管可以是传输晶体管。在其他实现中，NVM单元可以包括另一数量的晶体管，诸如单个存储晶体管(1T)。以下将关于至少图7A-9B讨论NVM单元，诸如图7A的NVM单元701和704。

[0049] 可以使用电荷俘获存储晶体管来实现存储器阵列112。可以实现电荷俘获存储晶体管，以利用包括电荷俘获层的晶体管和栅极结构。电荷俘获层可以是用于俘获电荷的绝缘体。电荷俘获层可以被编程为基于施加至存储器阵列112或被存储器阵列112接收的电压来储存数据。以此方式，存储器阵列112可以包括按行和列布置的各种不同的存NVM单元，并且每一个NVM单元可以能够储存至少一个数据值(例如，位)。电压可以被施加到NVM单元的每个，以对NVM单元编程(例如，编程操作)、擦除NVM单元(例如，擦除操作)或读取NVM单元(例如，读取操作)。

[0050] 在一个实施例中，可以使用不同的材料来实现电荷俘获存储晶体管。电荷俘获存储晶体管的一个示例是硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管。在SONOS型晶体管中，存储晶体管的电荷俘获层可以是氮化物层，诸如氮化硅层。此外，电荷俘获层还可以包括其他电荷俘获材料，诸如氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、硅酸铪、硅酸锆、氮氧化铪、氧化铪锆、氧化镧和高K层。电荷俘获层可以被配置为可逆地俘获或保留从存储晶体管的通道注入的载流子或空穴，并且可以具有基于施加到NVM单元的电压可逆地变化、修改或改变的一个或更多个电特性。在另一个实施例中，可以使用不同类型的电荷俘获存储晶体管。出于说明而非限制的目的，将关于SONOS型晶体管描述本公开中的NVM单元的操作。应当认识到，可以使用本文的公开内容来实现其他类型的NVM晶体管。

[0051] 图2是示出根据另一个实施例的非易失性存储器系统的框图。电路200是其中当前公开可以操作的另一个NVM系统。

[0052] 图3示出了根据一个实施例的非易失性存储器阵列。非易失性存储器阵列300包括各种功能块和功能块的相应(物理)位置。第一扇区301-A包括全局字线驱动器(GWLDRV)302、八个256×512阵列304、四个分布式字线驱动器(WLDRV)306和高电压行驱动器(HVRDRV)308。每个阵列304的尺寸是256行×512列。所提供的阵列尺寸用于示例性目的，并且可以使用其他阵列尺寸。对于第一扇区301-A，组合的总阵列共有4096个列。对于每个扇区，一个GWLDRV 302向所有其它组件提供信号。每个WLDRV 306对相邻的256×512阵列304执行操作。在实现中，通过对相邻阵列执行操作，WLDRV 306中的每一个可以减少它们的负载，而不是一个WLDRV 306对所有阵列执行操作。WLDRV 306中的每一个的负载可被减少，并因此信号可能会更快地传播(因为阵列可被分段)。WLDRV306中的每一个可以具有公共输入，然而，每个WLDRV 306的输出彼此独立。GWLDRV 302因此被耦合到扇区中的WLDRV 306中的每一个并且控制每个WLDRV 306。

[0053] 第一脊303-A包括一组扇区选择控制(SSCONT)314和314。第一脊303-A还包括总共八个扇区选择(SSEL 312)、四个读出放大器(SA)318、两个列驱动器(CDRV)310和一个SEC2CON 316。SEC2CON 316是扇区X2控制。SEC2CON 316对于两个相邻扇区可能是共用的，如图3中所示。用于存储器阵列的控制信号可以位于SEC2CON 316中。图14(下面描述)中的信号源可以位于SEC2CON 316中。此外，生成RNG 414信号的LV逻辑408块和VNEG_C_S 514(在图4和图5中)被放置在SEC2CON 316中。SSCONT 314生成控制信号，并向SSEL 312提供控制信号。

[0054] 附加扇区301-B、301-C、...、301-N和脊303-N被包括在存储器阵列300中。在实现中，可以将总共八个扇区包括在存储器阵列300中。然而，可以将额外的或更少的扇区和/或脊包括在存储器阵列300中。在存储器阵列300中，脊分隔一组扇区。在该实施例中，SA 318可以在一对扇区301之间共用。

[0055] 在实现中，HV信号由HV控制器(未示出)发送。HV控制器从V正和V负电荷泵(未示出)接收HV信号，且HV控制器分配HV信号。HV控制器可以位于非易失性存储器阵列300的最上面的、最右面的角上。HV控制器可以将HV信号传送到扇区301-A中的HVRDRV 308。HV信号从扇区301-A中的HVRDRV 308被发送到脊303A中的SSCONT 314。信号然后从脊303-A中的SSCONT 314传播到SSEL 312，并且继续在阵列内从右向左传播。

[0056] 由LV控制器(未示出)发送LV信号。LV控制器可以位于非易失性存储器阵列300的最下面的、最左面的角处。LV控制器可以向扇区301-A、301-B、...、301-N中的GWLDRV 302和CDRV 310传送LV信号。LV信号从扇区301-A中的GWLDRV 302被发送到扇区301A中的WLDRV 306。其他LV信号在脊303-A中从CDRV 310被发送到SSEL 312，并且继续在阵列内从左向右传播。在实现中，脊303也称为扇形脊

[0057] 在实现中，当组合在一起时，GWLDRV 302和WLDRV 306中的一个或更多个可以形成用于传输晶体管的字线驱动器。

[0058] 在实现中，同时读取图3中的最多128个读出放大器。

[0059] 关于GWLDRV 302的细节在图4中描述。关于WLDRV 306的细节在图5中描述。关于SSEL 312的细节在图7A-9B中描述。关于CDRV 310的细节在图13中描述。

[0060] 图4示出了根据一个实施例的全局字线驱动器。GWLDRV 302可以是图3中所描绘的全局字线驱动器(GWLDRV)302之一。

[0061] GWLDRV 302包括行逻辑解码器402、电平移位器404、高电压信号控制电路406、低电压(LV)逻辑408和高电压(HV)逻辑410。LV逻辑408生成称为GWLB 412的信号。HV逻辑410生成称为行N-栅极控制信号(RNG)414的信号。如所示，信号GWLB 412和RNG 414中的每一个可以被传输到图5。图4中的双线指示其他组件可以在物理上位于图5中所示的GWLDRV 302和WLDRV 306之间。返回参考图3，诸如阵列304或WLDRV 306的一个或更多个组件可以在物理上位于图4中的GWLDRV302和图5中的WLDRV 306之间。即使其他组件可以放置在图4和图5之间，但是信号GWLB 412和RNG 414由GWLDRV 302输出并输入到WLDRV 306。

[0062] LV信号被输入到行逻辑解码器402中，并且LV和HV信号被输入到高电压信号控制电路406中。如果LV路径是有效的，则图1中的命令和控制电路124以及高电压控制电路126将LV信号作为输入提供给图4中的行逻辑解码器402。如果HV路径是有效的，则图1中的命令和控制电路124以及高电压控制电路126将HV信号作为输入提供给图4中的高电压信号控制电路406。对于LV信号路径，信号在输出到图5中的电路之前行进通过行逻辑解码器402、电平移位器404和LV逻辑408。电平移位器404被耦合到LV逻辑408和行逻辑解码器402。对于HV信号路径，信号在输出到图5中的电路之前行进通过高电压信号控制电路406和HV逻辑410。高电压信号控制电路406被耦合到HV逻辑410。行逻辑解码器402被配置为经由电平移位器
404将LV信号输出到LV逻辑408。高电压信号控制电路406被配置为向HV逻辑410输出HV信号。在实现中，在行逻辑解码器402和高电压控制电路406之间示出了公共线。在实现中，公共线可以是可选的。行逻辑解码器402和高电压信号控制电路406的输入可以具有共同性，但是共同性可以在输入端处。公共线处的输入将通过LV信号路径或HV信号路径传播。输入可以具有两种不同的状态，且当LV信号状态有效时，信号传播LV信号路径，而当HV信号状态有效时，信号传播HV信号路径。图1中的命令和控制电路124以及高电压控制电路126确定哪个路径是有效的(基于传送到行逻辑解码器402或高电压控制电路406的信号，HV路径或LV路径)。行逻辑解码器402或高电压控制电路406的输入的状态可以确定HV路径还是LV路径是有效的。

[0063] 如果信号是高于NVM设备102的电源的最高电压或低于NVM设备102的接地供应的最低电压的电压信号，则图1中的命令和控制电路124以及高电压控制电路126可以确定信号是HV。然后，命令和控制电路124以及高电压控制电路126将HV信号提供给图4中的高电压信号控制电路406。HV逻辑410可以在适当的HV信号路径上传播HV信号。如果信号是处于或低于NVM设备102的电源的最高电压或者处于或高于NVM设备102的电源的最低电压的电压信号，则命令和控制电路124以及高电压控制电路126可以确定信号是LV。命令和控制电路124以及高电压控制电路126然后将LV信号提供给图4中的行逻辑解码器402。电平移位器
404经由LV逻辑408可以在适当的LV信号路径上传播LV信号。

[0064] 如果行逻辑解码器402将LV信号提供给电平移位器404，则电平移位器将LV信号从Vcc升压到Vboost范围。电平移位器404然后将升压信号提供给LV逻辑408。LV逻辑408的输出是升压信号，其被称为GWLB。LV逻辑408准备GWLB信号以用于提交给图5中的WLDRV 306。

[0065] 如果HV信号由高电压控制电路406提供给HV逻辑410，则HV逻辑410输出被称为RNG 414的HV信号。HV逻辑410准备RNG 414信号以用于提交给图5中的WLDRV 306。

[0066] 图5示出了根据一个实施例的分布式字线驱动器。图5包括可以是包含栅极、源极、漏极和本体(bulk)的4端子晶体管的晶体管。晶体管可以是N通道金属氧化物半导体场效应晶体管(nMOSFET或“NMOS”)或P通道金属氧化物半导体场效应晶体管(pMOSFET或“PMOS”)。

[0067] 图5中的分布式字线驱动器电路可以与实现CSL架构的NVM设备102结合使用。在图4中，LV逻辑408部分地解码低电压(LV)信号(即，在接地和电源的范围内，例如0V至1.2V)，并且HV逻辑410部分地解码高电压(HV)信号(电源范围之外)。

[0068] WLDRV 306在第一输入端处接收GWLB 412信号，并在第二输入端处接收RNG 414信号。第一路径(例如，快速LV路径)被耦合到第一输入端，并且第二路径(例如，慢速HV路径)被耦合到第二输入端。第一输入端被配置为接收通过第一路径传播的快速LV信号以读取NVM设备102的单元。第二输入端被配置为接收通过第二路径传播的慢速HV信号以对单元编程。

[0069] 在图5中，WLDRV 306可以是图3中描绘的分布式字线驱动器(WLDRV)306之一。WLDRV 306包括逆变器504、逆变器512和NMOS I126。WLDRV 306还包括输出字线(WL)524。逆变器504和512的每个包括互补的一对MOSFET。逆变器504包括PMOS I127和NMOS I120。逆变器512包括PMOS I125和NMOS I121。在逆变器504和512的每个中，每组NMOS和PMOS的漏极相互耦合。逆变器512中的NMOS和PMOS的漏极也被耦合到PMOS I127的源极和NMOS I126的源极。逆变器504和逆变器512也可以被称为具有NMOS和PMOS的互补金属氧化物半导体(CMOS)。

[0070] 在逆变器504中，NMOS I120的源极被耦合到vgnd 506。PMOS I127的源极被耦合到VBST 510信号。因此，逆变器504被VBST 510信号和vgnd 506信号偏置。NMOS I120的栅极以及PMOS I127的栅极被耦合到GWLB 412信号。两个栅极也相互耦合。NMOS I120的阱由vgnd 506偏置。PMOS I127的阱由耦合到VBST 510信号的PMOS I127的源极偏置。

[0071] 在实现中，VBST 510信号可以是内部电源。

[0072] 在逆变器512中，NMOS I121的源极被耦合到VNEG_C_S 514。PMOS I125的源极被耦合到节点ROW_OUT 522，其也被耦合到NMOS I120的漏极、PMOS I127的漏极和NMOS I126的漏极。逆变器512由VNEG_C_S 514和ROW_OUT 522偏置。

[0073] NMOS I121和PMOS I125的两个栅极被耦合到vgnd 506。栅极也可以彼此耦合。PMOS I125的漏极可以被耦合到WL 524。NMOS I121的漏极被耦合到WL 524。NMOS I121的源极被耦合到VNEG_C_S 514。NMOS I121的阱由VNEG_C_S 514偏置。PMOS I125的阱由VBST 
510偏置。

[0074] NMOS I126的栅极被耦合到RNG 414信号。NMOS I126的源极被耦合到WL 524。NMOS I126的阱由VNEG_C_S 514偏置。

[0075] WLDRV 306提供一个驱动器(WLDRV 306)，用于处理由HV信号以及LV信号采取的路径。

[0076] 在实现中，LV信号路径包括图4中的LV逻辑408和图5中的逆变器504、逆变器512和NMOS I126，其中在WL 524上传播输出。HV信号路径包括图4中的HV逻辑410、图5中的逆变器512和NMOS I126，其中在WL 524上提供输出。

[0077] 对于LV信号路径，对于将在具有有效字线的选定扇区上执行的操作(诸如，读取操作)，GWLB 412信号可以为低。在取消选定扇区或其中字线未被选择的选定扇区上不执行任何操作。因此，GWLB 412信号可以为高。对于在选定扇区、有效字线或取消选定扇区或其中字线未被选择的选定扇区上执行的操作，RNG 414信号可以为高。NMOS I126也可以导通，因为RNG 414信号为高。然而，对于在选定扇区、有效字线上执行的操作，VDS处于零伏。对于在选定扇区、有效字线上执行的操作，PMOS I127导通，NMOS I120截止，PMOS I125导通，且NMOS I121截止。对于在取消选定扇区或其中字线未被选择的选定扇区上进行的操作，PMOS I127截止，NMOS I120导通，PMOS I125截止，且NMOS I121截止。在这两个操作中，ROW_OUT 522传播到WL 524上。在下文中描述了关于对于在选定扇区、有效字线上执行的操作以及在取消选定扇区或其中字线未被选择的选定扇区上执行的操作的ROW_OUT 522到WL 524上的传播的细节。

[0078] 用于LV信号的WLDRV 306中的LV信号路径如下。LV信号通过包括逆变器504、逆变器512和NMOS I126的LV信号路径传播。LV信号路径的输出被耦合到WL 524。

[0079] 对于HV信号路径，RNG 414信号对于要在选定扇区上执行的操作(诸如编程操作)可以为低。对于要在取消选定扇区上执行的操作，RNG 414信号可以为高。GWLB 412信号对于在选定扇区或取消选定扇区上执行的操作可以为高。NMOS I126对于在选定扇区上执行的操作截止，而NMOS I126对于在取消选定扇区上执行的操作导通。对于在选定扇区或取消选定扇区上执行的编程操作，PMOS I127截止，NMOS I120导通，PMOS I125截止，且NMOS I121导通。在选定扇区中，VNEG_C_S 514传播到WL 524上。在取消选定扇区中，ROW_OUT 522传播到WL 524上。下文描述了关于对于在选定扇区或取消选定扇区上执行的操作的ROW_OUT 522或VNEG_C_S 514到WL 524上的传播的细节。

[0080] 用于HV信号的WLDRV 306中的HV信号路径如下。HV信号通过包括至少逆变器512和NMOS I126的HV信号路径传播。因此，嵌入在LV信号路径内的HV信号路径的部分至少包括逆变器512和NMOS I126。然而，当HV信号通过HV信号路径传播时，对于选定扇区和取消选定扇区上的操作，ROW_OUT 522(其位于PMOS I127和NMOS I120的漏极处)都为零伏。HV信号路径的输出经由NMOS I121被耦合到WL 524。

[0081] 本文描述的是关于由WLDRV 306接收的操作和作为操作结果在WL 524上传播的输出的细节。操作可以是对于读取操作的用于具有有效字线的选定扇区的LV信号、对于读取操作的用于取消选定扇区或其中字线未被选择的选定扇区的LV信号、对于编程操作的用于选定扇区的HV信号，且对于编程操作的用于取消选定扇区的HV信号。

[0082] 在示例中，如果要对具有有效字线的选定扇区实现读取操作，则快速LV信号可以在快速LV信号路径上传播。LV信号可以被输入到WLDRV 306中。由WLDRV 306从图4中的LV逻辑408接收低的GWLB 412信号。RNG 414信号为高。当RNG 414信号为高时，NMOS I126导通。GWLB 412信号被耦合到PMOS I127和NMOS I120的栅极的每一个。PMOS I127导通，而NMOS I120截止。因此，位于PMOS I127的源极处的VBST 510信号被耦合到PMOS I127的漏极。因此，逆变器504的输出是VBST 510信号。ROW_OUT 522为高/选定的(并被耦合到VBST 510信号)。在逆变器512中，PMOS I125导通，而NMOS I121截止。因此，PMOS I125的漏极被耦合到ROW_OUT 522，其从PMOS I125的源极传播。因此，逆变器512的输出为ROW_OUT 522。因此，ROW_OUT 522被传播到用于LV信号路径的WL 524上。因此，WL 524是VBST 510信号。在实现中，VBST 510信号可以是2.5V。在本文中参照图10、表1001描述了关于传播到WL 524上的输出的细节。本文参照图10、表1003描述了信号的电压范围。

[0083] 在示例中，如果要对取消选定扇区或其中字线未被选择的选定扇区实现读取操作，则快速LV信号可以如下在快速LV信号路径上传播。LV信号可以被输入到WLDRV 306中。由WLDRV 306从图4中的LV逻辑408接收高的GWLB 412信号。GWLB 412信号被耦合到逆变器
504。RNG 414信号为高，并且因此GLWB 412和RNG 414信号都为高。因此，PMOS I127被关断，而逆变器504中的NMOS I120被导通。因此，传播到ROW_OUT 522的逆变器504的输出为零伏。
因此，ROW_OUT 522为零伏。在逆变器512中，VNEG_C_S 514接地。PMOS I125截止，且NMOS I121截止。PMOS I125截止，因为其栅极为零伏，其源极也为零伏。NMOS I121截止，因为其栅极为零伏，其源极也为零伏。因此，逆变器512的输出为三态。然而，NMOS I126导通，因为I126的栅极处的RNG 414信号为高。ROW_OUT 522(其为零伏，如由逆变器504的输出确定的)被传播到用于取消选定扇区或其中字线未被选择的选定扇区的HV信号路径的WL 524上。因此，WL 524由为零伏的ROW_OUT 522传播。

[0084] 在示例中，如果要对选定扇区实现编程操作，则慢速HV信号可以如下在慢速HV信号路径上传播。HV信号可以被输入到WLDRV 306中。由WLDRV 306从图4中的HV逻辑410接收低的RNG 414信号。在HV信号路径中，GLWB 412信号为高并因此未被选择，而RNG 414信号为低。RNG 414信号被耦合到NMOS I126的栅极。PMOS I127截止，而NMOS I120导通。因此，位于NMOS I120的源极的vgnd 506被耦合到NMOS I120的漏极。因此，逆变器504的输出为vgnd 506或接地(即，零伏)。逆变器504的输出ROW_OUT 522为低(并被耦合到vgnd 506或处于零伏)。因此，ROW_OUT 522为零伏。在逆变器512中，PMOS I125截止，且NMOS I121导通。PMOS I125截止，因为其栅极到源极为零伏。NMOS I121导通，因为其栅极为零伏，且其源极为负值。例如，源极VNEG_C_S 514可以是-3.6V。因此，逆变器512的输出为VNEG_C_S 514。因此，NMOS I121的漏极被耦合到位于NMOS I121的源极处的VNEG_C_S 514。VNEG_C_S 514将在WL 
524上传播。NMOS I126截止，因为在I126的栅极处的RNG 414信号处于-3.6V(即，在VNEG_C_S 514处)。位于NMOS I126的源极处的VNEG_C_S 514被耦合到NMOS I126的漏极。因此，VNEG_C_S 514被传播到用于选定扇区的HV信号路径的WL 524上。在实现中，VNEG_C_S 514可以是-3.6V。

[0085] 在使用CSL架构的NVM设备的实现中，在选定扇区的编程操作期间，VNEG_C_S 514大约处于VNEG电平(例如，-3.6V至-2.4V)处，这可以帮助消除通过传输晶体管的泄漏。本文关于图7A-9B描述了传输晶体管702的示例。

[0086] 在实现中，在编程期间，PMOS I125的源极被拉到接地，因为来自前一个逆变器504的ROW_OUT 522被拉到接地。这可能在编程期间提供从SOA的保护，因此HV信号路径可以是SOA无差错的。第一和第二路径中的晶体管符合对于晶体管的SOA要求。

[0087] 在示例中，如果要对取消选定扇区实现编程操作，则慢速HV信号可以如下在慢速HV信号路径上传播。HV信号可以被输入到WLDRV 306中。由WLDRV 306从图4中的HV逻辑410接收高的RNG 414信号。在HV信号路径中，GLWB 412信号也为高并因此未被选择，而RNG 414信号也为高。RNG 414信号被耦合到NMOS I126的栅极。由于GLWB 412信号为高并因此未被选择，因此PMOS I127被关断，而逆变器504中的NMOS I120被导通。因此，逆变器504的输出为零伏。因此，ROW_OUT 522为零伏。在逆变器512中，VNEG_C_S 514在取消选定扇区中处于接地电压。PMOS I125截止，且NMOS I121截止。PMOS I125截止，因为其栅极为零伏，且其源极为零伏。NMOS I121的漏极处于vgnd电平或零伏处。因此，逆变器512的输出为三态。NMOS I126导通，因为在I126的栅极处的RNG 414信号为高。ROW_OUT 522(其为零伏，如由逆变器504的输出确定的)被传播到用于取消选定扇区的HV信号路径的WL 524上。在实现中，ROW_OUT 522可以是零伏。

[0088] 在实现中，当信号被称为“高”时，信号可以具有逻辑“1”的值。当信号被称为“低”时，信号可以具有逻辑“0”的值。例如，GWLB 412信号和RNG 414信号可以被称为“高”或“低”。“高”信号和“低”信号可以表示为二进制数，并且与上文定义的高电压(HV)信号和低(LV)信号不同。

[0089] 在实现中，通过将HV信号的路径的至少一部分嵌入WLDRV 306中的LV信号的路径，WLDRV 306可以获得对于读取和编程路径都是最佳的速度。例如，WLDRV 306可以在读取期间获得小于两纳秒的速度。在LV路径中，WLDRV 306可以包括适当大小的设备，以在逆变器504中在VBST 510信号和vgnd 506信号之间切换GWLB 412信号。在读取期间，切换可能小于两纳秒。因此，快速LV信号读取NVM单元，慢速HV信号对NVM单元进行编程。

[0090] 在实现中，对于HV信号路径，在编程操作期间，WLDRV 306在WL 524、VNEG_C_S 514上传播，使得对于选定扇区，可以减少或消除来自传输晶体管的泄漏。

[0091] 在擦除操作期间，对于选定扇区、选定行和取消选定行以及对于取消选定扇区，vpwr被传播到WL 524。在本文中关于图10示出了关于对于WL 524传播的各种操作和电压的细节。

[0092] 如上关于图3所述，GWLDRV 302控制多个WLDRV 306。在所描绘的实施例中，GWLDRV 302控制四个WLDRV 306。WLDRV 306中的每一个可以具有公共输入，然而，每个WLDRV 306的输出彼此独立。GWLDRV 302因此被耦合到用于每个扇区的第一WLDRV 306、第二WLDRV 306、第三WLDRV 306和第四WLDRV 306，并且GWLDRV 302控制每个(第一、第二、第三和第四)WLDRV 306。在图5中，示出了一个WLDRV 306。然而，第二WLDRV 306可以包括与图5中描绘的第一WLDRV 306类似的组件。

[0093] 图6是示出根据一个实施例的被嵌入在低电压(LV)信号路径内的高电压(HV)信号路径的流程图。HV或LV信号中的每一个可以被生成(通过图4中的LV逻辑408或HV逻辑410)以执行操作。操作可以包括例如擦除操作、编程操作或读取操作。应当认识到，对读取和编程操作仅描述了电压信号中的一些。关于图10和图11描述了用于每个操作的附加电压信号。方法600可以由存储器阵列112中的WLDRV 306执行，如图1、图2、图3和/或图5中所示，并且WLDRV 306可以执行本文所述的操作中的一些或全部。

[0094] 方法600开始于块610，其中WLDRV 306接收用于第一路径的第一输入信号和用于第二路径的第二输入信号，其中第一和第二输入信号将对NVM设备102的NVM单元执行操作。该操作可以是擦除操作、编程操作或读操作之一。

[0095] 方法600继续到块620，其中WLDRV 306将第一输入信号传播到第一路径。WLDRV 306可以将第一输入信号(GWLB 412)传播到第一路径(LV路径)。

[0096] 方法600继续到块630，其中WLDRV 306将第二输入信号传播到第二路径，其中第二路径的至少一部分被嵌入在第一路径内。WLDRV 306可以将第二输入信号(RNG 414)传播到第二路径(HV路径)。

[0097] 第一路径(例如，LV路径)包括逆变器504、逆变器512和NMOS I126。第二路径(例如，HV路径)包括逆变器512。嵌入在第一路径内的第二路径的至少一部分包括NMOS I126和/或逆变器512。

[0098] 方法600继续到块640，其中WLDRV 306将基于在第一路径上传播的第一输入信号而生成的第一输出信号输出到字线。WLDRV 306将基于在LV路径上传播的GWLB 412信号而生成的ROW_OUT 522输出到WL 524。

[0099] 方法600继续到块650，其中WLDRV 306将基于在第二路径上传播的第二输入信号而生成的第二输出信号输出到字线。WLDRV 306将基于在HV路径上传播的RNG 414而生成的VNEG_C_S 514输出到WL 524。

[0100] 在实现中，第一路径和第二路径中的晶体管符合对于晶体管的安全工作区(SOA)要求。

[0101] 图7A示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的选定扇区。NVM扇区700示出了在擦除操作期间施加到选定扇区的各种偏置电压电平。选定扇区可以是为特定操作选择的存储器阵列的扇区，在本案例中用于擦除操作。在擦除操作期间，可以擦除扇区的NVM单元的一行或更多行以读取逻辑“0”。同样在擦除操作期间，可以不擦除选定扇区的NVM单元的一行或更多行(例如，选定扇区的取消选定行)。

[0102] NVM扇区700包含两行，第一行包含NVM单元701，且第二行包含NVM单元704。NVM扇区700包含一列。NVM扇区700还包含用于列的扇区选择电路140。多列NVM扇区的每列可以具有扇区选择电路。扇区选择电路140包括三个晶体管741、742、743。应当认识到，为了说明而非限制的目的，NVM扇区700被示为具有两行和一列。NVM扇区可以包括与图7A所示相同、更多或更少的列和相同或更多的列。还应当认识到，为了说明而非限制的目的，扇区选择电路140被示出为NVM扇区700的一部分。在另一示例中，扇区选择电路140可以不是NVM扇区700的一部分。

[0103] NVM扇区700示出了多个水平(行)信号线和多个垂直(列)信号线。水平信号线包括线730(PSB)、731(WLS)、732(WL)、733(WLS)、734(WL)、735(NS)、736(CL)和737(Y)。垂直信号线包括738(BL)和739(GBL)。NVM扇区700中的所有NVM单元(包括NVM单元701和NVM 704)以及NVM扇区700的NVM单元的附加列和行(未示出)共用另一信号线-共源极线(CSL)740。应当认识到，如图7A至图9B所示，施加到信号线的电压可以被电耦合到图1的高电压控制电路126、由其应用、由其控制和/或源于其。

[0104] 为了说明而非限制的目的，NVM扇区700的外部电源为0V至1.2V。在某些条件下，高电压轨(即，1.2V)可以从0.9V至1.32V变化。应当认识到，NVM扇区700的外部电源150可以是任何电压范围，或者可以取决于特定技术节点。同样如图所示，可以向NVM扇区700应用多个HV信号以执行擦除操作。例如，WLS 731处于-3.6V，CSL 740处于4.7V，BL处于4.7V，SPW处于4.7V等。应当认识到，高电压控制电路126控制各种HV信号(和LV信号)的应用，以便将NVM扇区700的晶体管保持在SOA中。

[0105] NVM扇区700包括多个晶体管。NVM扇区700的晶体管可以是包括栅极、源极、漏极和本体的4端子晶体管。NVM单元701和NVM单元704是包括传输晶体管(即，702和705)和存储晶体管(703和706)的2T存储器单元。传输晶体管702和705可以是N通道金属氧化物半导体场效应晶体管(nMOSFET)，其中传输晶体管的源极被耦合到CSL 740。

[0106] 存储晶体管703和706可以是NVM晶体管，诸如电荷俘获存储晶体管。示出了具有作为栅极的阴影氧化物层的存储晶体管703和706。存储晶体管703和706的漏极被耦合到BL 738。诸如传输晶体管702和705的传输晶体管和扇区选择电路140的晶体管通常具有比存储晶体管低的SOA。用于存储晶体管的操作的HV信号可能超过用于至少上述晶体管的SOA。

[0107] 扇区选择电路140包括三个晶体管。晶体管741是P通道金属氧化物半导体场效应晶体管(pMOSFET)，其中漏极被耦合到GBL 739，且其中源极被耦合到BL 738。晶体管742是nMOSFET，其中漏极被耦合到GBL 739，并且其中源极被耦合到BL 738。晶体管743是nMOSFET，其中漏极被耦合到BL 738，栅极被耦合到Y 737，并且其中源极被耦合到CL 736。在选定扇区的擦除操作期间，扇区选择电路140的晶体管741被切换为导通，使得GBL 739上的电压信号被耦合到BL 738。

[0108] 在一个实施例中，扇区选择电路140的晶体管是扩展漏极晶体管。扩展漏极晶体管在漏极中具有额外的注入(用于nMOSFET的N型掺杂物或用于pMOSFET的P型掺杂物)，使得漏极更长并使得晶体管不再对称。可以通过使矩形位于晶体管的漏极中来示出扩展漏极晶体管，如图7A所示。当晶体管截止时，扩展漏极晶体管可能能够承受在扩展漏极晶体管的端子之间的较高电压差(不同于非扩展漏极晶体管)。例如，扩展漏极5V晶体管(DE5)或扩展漏极9V晶体管(DE9)可分别承受在漏极和源极、栅极和漏极之间(而不是栅极和源极之间)的5V或9V的电压。例如，诸如传输晶体管702和705的没有扩展漏极的MOSFET可能只能承受晶体管中任一个的端子之间的大约3.6V的电压差。如上所述，扩展漏极晶体管可以在截止时具有较高的SOA，这是因为扩展漏极晶体管可能能够承受在特定端子两端的更高的电压差。然而，当导通时，扩展漏极晶体管可能有具有较低电压差(例如3.6V)的SOA。

[0109] 在另一个实施例中，可以使用被偏置以在维持SOA的同时对于过电压应力保护电路的级联晶体管来实现扇区选择电路140的晶体管中的一个或更多个晶体管。在另一个实施例中，可以用使用能够支持高直流电压(诸如，4.7V)的较厚栅极氧化物的晶体管来实现扇区选择电路140的晶体管。可以通过使用第三栅极氧化物的工艺来实现使用较厚栅极氧化物的晶体管。然而，这将需要更复杂的技术，其将允许第三栅极氧化物层。

[0110] 在擦除选定扇区的行的存储器单元的擦除操作期间，由高电压控制电路126将4.7V的HV信号应用到CSL 740。4.7V的HV信号高于电源(诸如外部电源150)的1.2V高压轨。
此外，在擦除操作期间，存储晶体管703的栅极被耦合到WLS和-3.6V的电压电位，其低于接地供应的0V低压轨。存储晶体管703的栅极相对于本体之间的电压差为-8.3V，这导致将空穴从通道注入到存储晶体管703的电荷俘获层中。存储晶体管703的擦除使存储器单元701读取逻辑“0”。在擦除操作期间，当行被取消选择并且存储晶体管706的栅极和本体之间的电压为0V时，NVM单元704不被擦除。

[0111] 应当认识到，图7A至图9B中所示的不同电压电平和电连接中的一些可能在本文中不作描述。鉴于本文的附图，特别是图7A至图9B，本领域技术人员将能够确定不同的电压电平和电连接。此外，还应当认识到，除了不同信号线的相对电压电平之外，除非另有描述，否则参照图7A的描述适用于图7B至图9B。

[0112] 图7B示出了根据一个实施例的在擦除操作期间非易失性存储器阵列的取消选定扇区。在取消选定扇区的擦除操作期间，取消选定扇区的NVM存储器单元不被擦除。如图所示，用于存储晶体管703和706的栅极到本体、栅极到漏极和栅极到源极之间的电压差为0V，其不会实质上改变存储晶体管703和706的电荷俘获层中的电荷分布。

[0113] 图8A示出了根据一个实施例的在编程操作期间非易失性存储器阵列的选定扇区。在选定扇区800上的编程操作期间，选定行的一个或更多个NVM单元可被编程为逻辑“1”，同时选定行上的剩余NVM单元可以被禁止被编程并保持擦除。可以防止取消选定行的NVM单元改变先前存储的数据值。写入操作可以包括擦除操作和编程操作两者。

[0114] 在NVM扇区800中，NVM单元701被示为选定行，并且在编程操作期间被编程或禁止。在编程模式期间，为了对NVM单元701进行编程，扇区选择电路140将BL 738上的电压控制为-3.6V。在编程模式期间，为了禁止NVM单元701，扇区选择电路140将BL 738的电压控制为
1.2V。禁止是指在编程操作期间防止擦除的NVM单元(例如，逻辑“0”)被编程(例如，逻辑“1”)。在编程操作期间，NVM单元704被示出为取消选定行。

[0115] 在对NVM单元701进行编程的编程操作期间，将4.7V的HV信号应用到被耦合到存储晶体管703的栅极的WLS 731。GBL 739被耦合到-3.6V的HV信号，且扇区选择电路140的晶体管742导通以将GLB 739上的-3.6V耦合到BL 738。存储晶体管703的栅极相对本体和漏极上的电压为8.3V。8.3V的差将电子从存储晶体管703的通道注入到电荷俘获层中，这使存储晶体管703被编程为逻辑“1”。也在对NVM单元701进行编程的编程操作期间，将-3.6V的HV信号应用到被耦合到传输晶体管702的栅极的WL 732。将-2.4V的HV信号应用到被耦合到传输晶体管702的源极的CSL 740。

[0116] 在编程操作期间，可以禁止NVM单元701，而不是对其编程。为了在编程操作期间禁止NVM单元701，扇区选择电路140断开(即，晶体管741导通)，其将1.2V的电压信号从GBL 739耦合到BL 738。应当认识到，高电压控制电路126根据对NVM单元701进行编程还是禁止的确定，将-3.6V或1.2V应用于GBL 739。

[0117] 图8B示出了根据一个实施例的在编程操作期间非易失性存储器阵列的取消选定扇区。在取消选定扇区上的编程操作期间，取消选定扇区的NMV存储器单元未被编程，且数据值保持不变。如图所示，存储晶体管703和706的栅极和本体之间的电压差为零伏，其不会实质上改变存储晶体管703和706的电荷俘获层中的电荷分布。

[0118] 图9A示出了根据一个实施例的在读取操作期间非易失性存储器阵列的选定扇区。在选定扇区的读取操作期间，可以读取一个或更多个NVM单元的逻辑值。在选定扇区的读取操作期间，存储晶体管703和706的栅极可被接地。擦除的存储晶体管可以在读取操作期间具有电流流动。读出放大器122感测电流，其为特定的NVM单元记录逻辑“0”。编程晶体管在读取操作期间基本上没有电流流动。读出放大器122将基本上不会感测来自编程NVM单元的电流并且为特定NVM单元记录逻辑“1”。

[0119] 在NVM单元701的读取操作期间，2.5V的HV信号可以被应用到WL 732，并且被耦合到传输晶体管702的栅极，而0V可被应用到CSL 740。0V也可以被应用到被耦合到存储晶体管703的栅极的WLS 731。扇区选择电路140通过向信号线Y 737应用2.5V的HV信号来导通晶体管743。晶体管743断开，其允许电流流向CL 736并由读出放大器122感测。根据读NVM单元是逻辑“0”还是“1”，BL 738上的电压可能从0V波动到0.6V。

[0120] 图9B示出了根据另一实施例的读取操作期间非易失性存储器阵列的取消选定扇区。在读取操作期间，没有从取消选定扇区读取NVM单元。

[0121] 图10是示出根据一个实施例的在非易失性存储器设备上执行擦除、编程和读取操作的电压偏差的表。表1001示出了基于行的电压信号和用于使用CSL架构的存储器阵列112的相关联信号线。表1001提供用于不同操作(诸如，擦除操作、编程操作和读取操作)的电压信号，以将被提供给选定扇区的选定行、取消选定扇区的取消选定行和取消选定扇区的行。表1002示出了基于列的电压信号和用于使用CSL架构的存储器阵列112的相关联信号线。表
1002提供用于不同操作(诸如，擦除操作、编程操作和读取操作)的电压信号。关于擦除操作，表1002证明了对于选定扇区和取消选定扇区的列的电压信号。关于编程操作，表1002为将被编程或禁止的选定扇区的列和取消选定扇区的列提供电压信号。关于读取操作，表
1002为选定扇区的选定列、选定扇区的取消选定列以及取消选定的扇区的列提供电压信号。表1003示出了前述表格中提供的电压信号的各种电压范围。应当认识到，提供电压范围以用于说明而不是限制，并且使用不同的电压范围。此外，表1001、1002、1003示出了相对于图7A至图9B所示的电压信号的至少一些的表格形式。

[0122] 图11是示出根据一个实施例的在非易失性存储器设备上执行的正裕量读取、负裕量读取和读取操作的电压偏差的表。

[0123] 表1101示出了基于行的电压信号和用于使用CSL架构的存储器阵列112的相关联信号线。表1101提供用于不同操作(诸如，正裕量读取操作、负裕量读取操作和读取操作)的电压信号，以将被提供给选定扇区的选定行、选定扇区的取消选定行和取消选定扇区的行。裕量模式读取(例如，正或负)可以是在其期间在晶体管(例如，SONOS晶体管)的栅极上应用VMARG值以测量晶体管设备的VTe或VTp的读取操作。表1102示出了基于列的电压信号和用于使用CSL架构的存储器阵列112的相关联信号线。表1102提供用于不同操作(诸如，正裕量读取、负裕量读取和读取操作)的电压信号，以将被提供给选定扇区的选定列、选定扇区的取消选定列和取消选定扇区的列。表1103示出了前述表中提供的电压信号的各种电压范围。应当认识到，提供电压范围以用于说明而不是限制，并且使用不同的电压范围。此外，表
1101、1102和1103示出了相对于图5示出的电压信号的至少一些的表格形式。

[0124] 图12是根据实施例的共源极线驱动器的电路示意图。本文相对于图10中的表描述了电路1200。基于图10中表1001所示的偏置电平，信号CSL在擦除期间需要处于VPOS(高达4.7V)。电路1200中的设备N2可以是满足SOA要求的DE5设备。在实现中，如果设备N2由基于Vpwr的信号(例如，0.9-1.32V)驱动，则其宽度可以是十倍大，以便在0.5mA电流下实现小于
20mV的VDS下降。因此，N2设备可以由VDD信号驱动。N2设备的栅极(标记为NG2的信号)可以在读取操作期间处于VDD电平(例如，1.6-3.6V)，在擦除期间为vgnd，或者在编程期间为CSL(例如，约-2.4V)。

[0125] 其他正HV电平移位器可以将基于Vpwr的控制信号(例如，在0/1.2V范围内)转换为vlo/VPOS(例如，在1.2/4.7V范围内)。正HV电平移位器可以将基于Vpwr的控制信号(例如，在0/1.2V范围内)在读取期间转换到第一电压(例如，在0/1.6-3.6V范围内)或在擦除期间转换到vgnd(例如，0V)或在编程操作期间转换到CSL＝VNEG3(-2.8V-2.1V)。

[0126] 图13是根据一个实施例的列驱动器电路的电路原理图。在电路1300中，列选择信号Y可能需要在读取操作期间迅速(快速)地切换，以便选择/取消选择适当的列。通过将列选择信号的极性改变为Y，可以消除对负升压电路的需要。列选择可以使用与字线驱动器相同的正升压电平：VBST，因此可以驱动逆变器p1ra/I8的NGATE和PGATE信号是在VBST电平处电平移位，以用于在读取期间快速访问(<2ns)。

[0127] 在实现中，辅助访问路径可以通过I7实现，对于其信号ngy以vhi电平偏置，允许在编程期间传输VNEG_C_S。

[0128] 在实现中，在擦除操作期间，对于取消选定扇区，信号VPLUS_S获得VPOS电平，并且可以允许将所需的VPOS(在图10中的表1001中)带到Y线上。

[0129] 在实现中，HV电平移位器可以使用锁存结构，并且可以使锁存的两个分支不对称，以便在保持面积小的同时提高速度。用于进一步驱动信号Y的右分支驱动PGATE和NGATE是左分支的三倍。在实现中，左侧和中部的电路可以被称为电平移位器。在图13的实现中，可能不需要分布式驱动器。

[0130] 图14是根据另一实施例的NS分布式驱动器和信号源的电路原理图。在电路1400中，NS分布式驱动器(在右侧)是为其将HV路径嵌入到LV路径中的另一个单元。由信号NS偏置的设备对于取消选定扇区为导通，以便经由GBL信号将BL保持在vgnd电平。当访问扇区以用于读取时，NS需要被取消选择，从而存储器单元可被连接到位线(见图11中的表1102)。

[0131] 对于NS，描绘了一种分割架构，其中源扇区部分地解码LV和HV信号，随后是分布式驱动器实现特定速度(在该单元处从ssel切换到NS<2ns)。

[0132] 在实现中，LV路径可以使用适当大小的设备，以便能够少于2ns地切换ns_in，其中NS信号可以在vcc和vgnd电平之间。可需要三个不同的信号(ns_in_vsp、VDN和NS_NG1)来提供用于HV路径(慢速)的偏置：在编程操作期间的VHI或VNEG以及擦除操作期间的VLO。

[0133] ns_in、ns_in_vsp、VDN和NS_NG1信号可以驱动放置在与WLDRV块306(在图2中)相同的间距上的存储器阵列内的分布式NS驱动器。在实现中，通过减少由每个分布式驱动器驱动的负载，当与单点放置的驱动器相比时，可以获得速度改善。

[0134] 图15是根据另一实施例的用于SSEL偏置块的电路原理图。与其他设备相比，电路1500可以使用更大的等效设备来在BL和CL之间连接以改善读取时间，并且可以使用较长的等效设备来减少用于未选择的块的GBL-BL泄漏。这可有助于最小化可被负泵(VNEG)递送的电流，从而导致用于闪存宏的面积更小。在实现中，较大的宽度提供更多的驱动能力和更低的电压降。

[0135] 在实现中，电路1500可以共用由WL(VBST)使用的相同的正升压信号。HV(慢速)路径到读取(快速)路径中的混合可被用在其他HV应用中。因此，路径不绑定到NV型存储器。

[0136] 在实现中，通过在LV(快速)读取路径内嵌入HV(慢速)路径，同时保持SOA可靠性要求，可以使用CSL SONOS存储器单元。对于相同或相似的技术节点，CSL SONOS存储器单元比DSL版本小32％。

[0137] 本发明的实施例包括本文所述的各种操作。这些操作可由硬件组件、软件、固件或其组合执行。

[0138] 某些实施例可被实现为可包括存储在非临时机器可读介质上的指令的计算机程序产品。这些指令可被用于对通用或专用处理器进行编程以执行所描述的操作。机器可读介质包括用于以机器(例如，计算机)可读的形式(例如，诸如软件、处理应用)存储或传送信息的任何机制。机器可读介质可以包括但不限于磁存储介质(例如，软盘)；光学存储介质(例如，CD-ROM)、磁光存储介质；只读存储器(ROM)；随机存取存储器(RAM)；可擦除可编程存储器(例如，EPROM和EEPROM)；闪存；或适用于存储电子指令的另一种类型的介质。

[0139] 另外，一些实施例可以在其中机器可读介质被存储在多于一个计算机系统上和/或由多于一个计算机系统执行的分布式计算环境中实践。此外，可以在连接计算机系统的通信介质上拉动或推送在计算机系统之间传送的信息。

[0140] 虽然本文中的方法的操作以特定次序示出和描述，但是每种方法的操作次序可以被改变，使得特定操作可以以相反次序执行，或使得特定操作可与其他操作至少部分并行执行。在另一个实施例中，指令或不同操作的子操作可以呈间歇和/或交替的方式。如本文使用的术语“第一”、“第二”、“第三”、“第四”等是指在不同元素之间区分的标签，并且可能不一定具有根据其数字指定的顺序含义。

[0141] 以上描述阐述了诸如特定系统、组件、方法等的示例的许多特定细节，以便提供对本发明的若干实施例的理解。然而，对于本领域的技术人员可能明显的是，本发明的至少一些实施例可在没有这些特定细节的情况下进行实践。在其他实例中，众所周知的组件或方法没有具体描述或者是以简单的框图的形式来呈现，以避免不必要地使本发明模糊。因此，阐述的特定细节仅仅是示例性的。特定的实施例可以与这些示例性细节不同并且仍然被视为在本发明的范围内。