半导体结构及其形成方法

摘要

本发明提供一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供底层衬底，底层衬底包括第一区域和与第一区域接触的第二区域，所述底层衬底为单晶态；图形化底层衬底，在第一区域形成凹槽，使第一区域底层衬底表面低于第二区域底层衬底表面；在第一区域的凹槽中形成绝缘层，绝缘层暴露出第二区域底层衬底部分侧壁；通过外延生长在暴露出的第二区域衬底表面形成顶层衬底；刻蚀部分第一区域顶层衬底，暴露出绝缘层，在第一区域形成第一鳍部。在凹槽中形成绝缘层，绝缘层能够实现第一鳍部与底层衬底之间的电绝缘，减少第一鳍部中载流子向底层衬底扩撒，从而能够减少第一鳍部底部漏电流。

权利要求

1.一种半导体结构的形成方法，其特征在于，包括：提供底层衬底，所述底层衬底包括第一区域和与第一区域接触的第二区域，所述底层衬底为单晶态；

图形化所述底层衬底，在第一区域形成凹槽，使第一区域底层衬底表面低于第二区域底层衬底表面；

在第一区域的凹槽中形成绝缘层，所述绝缘层暴露出部分凹槽侧壁的底层衬底表面；

通过外延生长在暴露出的凹槽侧壁的底层衬底表面、以及绝缘层表面形成顶层衬底；

刻蚀部分所述第一区域顶层衬底，暴露出所述绝缘层，在第一区域形成第一鳍部；

形成横跨所述第一鳍部的栅极结构，所述栅极结构位于所述第一鳍部的部分侧壁和顶部表面。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述顶层衬底和底层衬底的材料为单晶硅。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述顶层衬底和底层衬底的材料相同。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘层的厚度为5nm～200nm。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二区域底层衬底的宽度为5nm至5μm。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述底层衬底的步骤包括：在所述底层衬底上形成第一掩膜层，所述第一掩膜层覆盖所述第二区域底层衬底，暴露出第一区域底层衬底；

以所述第一掩膜层为掩膜对所述底层衬底进行刻蚀，形成所述凹槽。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，在第一区域的凹槽中形成绝缘层的步骤包括：形成填充所述凹槽的初始绝缘层；

对所述初始绝缘层表面进行平坦化处理，露出所述第一掩膜层；

以所述第一掩膜层为掩膜对所述初始绝缘层进行刻蚀，形成所述绝缘层。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料与所述绝缘层的材料不同。

9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一掩膜层和绝缘层的材料为氧化硅、氮化硅或氮氧化硅。

10.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述绝缘层的步骤之后，去除所述第一掩膜层。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成凹槽的步骤中，所述凹槽的深度为50nm～300nm。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，在第一区域绝缘层上形成顶层衬底的步骤中，所述顶层衬底的厚度为45nm～100nm。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述第一区域顶层衬底的步骤中，对部分所述第二区域底层衬底进行刻蚀，形成第二鳍部。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，刻蚀所述第一区域顶层衬底和第二区域底层衬底的方法为干法刻蚀工艺。

说明书

半导体结构及其形成方法

技术领域

[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

[0002] 随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展。而随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而栅极对沟道电流的控制能力变弱，容易产生短沟道效应，造成漏电流问题，进而影响半导体器件的电学性能。

[0003] 在绝缘体上硅衬底(Silicon-on-insulator，简称SOI)上形成的鳍式场效应晶体管能够减小寄生电容，降低漏电流，然而，SOI上形成FinFET具有制造成本高的缺点。硅基底上形成的鳍式场效应管(Fin Field-Effect Transistor on Bulk Si substrate，简称Bulk-FinFET)具有成本低、散热性能好以及能够与平面晶体管器件兼容的特点。

[0004] 然而，Bulk-FinFET存在漏电流较大的缺点。

发明内容

[0005] 本发明解决的问题是提供一种半导体结构及其形成方法，能够减少晶体管漏电流。

[0006] 为解决上述问题，本发明提供一种半导体的形成方法，包括：提供底层衬底，所述底层衬底包括第一区域和与第一区域接触的第二区域，所述底层衬底为单晶态；图形化所述底层衬底，在第一区域形成凹槽，使第一区域底层衬底表面低于第二区域底层衬底表面；在第一区域的凹槽中形成绝缘层，所述绝缘层暴露出部分凹槽侧壁的底层衬底表面；通过外延生长在暴露出的凹槽侧壁的底层衬底表面、以及绝缘层表面形成顶层衬底；刻蚀部分所述第一区域顶层衬底，暴露出所述绝缘层，在第一区域形成第一鳍部；形成横跨所述第一鳍部的栅极结构，所述栅极结构位于所述第一鳍部的部分侧壁和顶部表面。

[0007] 可选的，所述顶层衬底和底层衬底的材料为单晶硅。

[0008] 可选的，所述顶层衬底和底层衬底的材料相同。

[0009] 可选的，所述绝缘层的厚度为5nm～200nm。

[0010] 可选的，所述第二区域底层衬底的宽度为5nm至5μm。

[0011] 可选的，图形化所述底层衬底的步骤包括：在所述底层衬底上形成第一掩膜层，所述第一掩膜层覆盖所述第二区域底层衬底，暴露出第一区域底层衬底；以所述第一掩膜层为掩膜对所述底层衬底进行刻蚀，形成所述凹槽。

[0012] 可选的，在第一区域的凹槽中形成绝缘层的步骤包括：形成填充所述凹槽的初始绝缘层；对所述初始绝缘层表面进行平坦化处理，露出所述第一掩膜层；以所述第一掩膜层为掩膜对所述初始绝缘层进行刻蚀，形成所述绝缘层。

[0013] 可选的，所述第一掩膜层的材料与所述绝缘层的材料不同。

[0014] 可选的，所述第一掩膜层和绝缘层的材料为氧化硅、氮化硅或氮氧化硅。

[0015] 可选的，形成所述绝缘层的步骤之后，去除所述第一掩膜层。

[0016] 可选的，形成凹槽的步骤中，所述凹槽的深度为50nm～300nm。

[0017] 可选的，在第一区域绝缘层上形成顶层衬底的步骤中，所述顶层衬底的厚度为45nm～100nm。

[0018] 可选的，刻蚀所述第一区域顶层衬底的步骤中，对部分所述第二区域底层衬底进行刻蚀，形成第二鳍部。

[0019] 可选的，刻蚀所述第一区域顶层衬底和第二区域底层衬底的方法为干法刻蚀工艺。

[0020] 相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底为单晶态，所述衬底包括第一区域和与第一区域接触的第二区域，所述第一区域衬底表面低于第二区域衬底表面；位于所述第一区域衬底表面的绝缘层；位于所述绝缘层表面的第一鳍部；横跨所述第一鳍部的栅极结构，所述栅极结构位于所述第一鳍部的部分侧壁和顶部表面。

[0021] 可选的，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。

[0022] 可选的，所述绝缘层的厚度为5nm～200nm。

[0023] 可选的，所述第二区域衬底的宽度为5nm～5μm。

[0024] 可选的，所述第一鳍部的高度为45nm～100nm。

[0025] 可选的，还包括：位于所述第二区域衬底表面的第二鳍部。

[0026] 与现有技术相比，本发明的技术方案具有以下优点：

[0027] 本发明的半导体结构的形成方法中，在所述凹槽中形成绝缘层，所述绝缘层能够实现第一鳍部与底层衬底之间的电绝缘，减少第一鳍部中载流子向底层衬底扩撒，从而能够减少第一鳍部底部漏电流。此外，所述形成方法中，所述底层衬底为单晶硅，且形成顶层衬底之前，所述绝缘层暴露出凹槽侧壁表面的底层衬底，因此，形成顶层衬底的步骤中，暴露出的凹槽侧壁表面的底层衬底能够为形成顶层衬底提供籽晶，从而能够较容易地通过外延生长工艺形成所述顶层衬底，降低工艺难度，减少生产成本。

[0028] 进一步，刻蚀所述第一区域顶层衬底的步骤中，对所述第二区域底层衬底进行刻蚀，形成第二鳍部。所述第二鳍部可用于在测试过程中进行测试，从而能够控制第一鳍部的线宽和高度。

[0029] 进一步，在形成所述顶层衬底的步骤之后，去除所述第一掩膜层。也就是说，在形成所述顶层衬底的步骤中，所述第一掩膜层覆盖所述第二区域底层衬底顶部表面。因此，所述顶层衬底不容易在第二区域生长，从而能够使后续形成的第一鳍部和第二鳍部的高度相同，实现对第一鳍部高度的控制。

[0030] 本发明的半导体结构中，所述第一鳍部下方具有绝缘层，所述绝缘层能够实现第一鳍部与底层衬底之间的电绝缘，从而能够减少所述第一鳍部下部的漏电流。

附图说明

[0031] 图1至图5是一种半导体结构的形成方法一实施例各步骤的结构示意图；

[0032] 图6至图13是本发明半导体结构的形成方法一实施例各步骤的结构示意图；

[0033] 图14是本发明半导体结构一实施例的结构示意图。

具体实施方式

[0034] 现有技术的半导体结构存在诸多问题，例如：晶体管漏电流较大。

[0035] 现结合一种半导体结构的形成方法分析出现晶体管漏电流较大的原因。

[0036] 图1至图5是一种半导体结构的形成方法各步骤的结构示意图。所述半导体结构的形成方法包括：

[0037] 请参考图1，提供衬底100，在所述衬底100上形成掩膜层110。

[0038] 请参考图2，以所述掩膜层110(如图1所示)为掩膜对所述衬底100(如图1所示)进行图形化，形成鳍部120和与所述鳍部120相接触的基底101。

[0039] 请参考图3，形成覆盖所述鳍部120的隔离材料层131。

[0040] 请参考图4，对所述隔离材料层131进行平坦化。

[0041] 请参考图5，对所述隔离材料层131(如图4所示)进行刻蚀，暴露出鳍部120部分侧壁，形成隔离结构130；形成横跨所述鳍部120的栅极结构，所述栅极结构140覆盖所述鳍部120的部分侧壁和顶部表面。

[0042] 结合参考图1如图2所示，通过对衬底100进行图形化，形成鳍部120，所述鳍部120与基底101直接接触。所述鳍部120和基底100均由导电材料形成。因此，形成晶体管后，所述鳍部120中的载流子容易向基底101扩散，从而在鳍部120底部容易引起较大的漏电流。

[0043] 为降低鳍部120底部的漏电流，所述衬底100还可以为绝缘体上硅(Silicon-On-Insulator，SOI)衬底。具体的，所述SOI衬底包括：背衬底；位于背衬底表面的埋氧层；位于埋氧层表面的顶层硅。然而，SOI衬底的形成工艺难度大，成本高。

[0044] 为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括提供底层衬底，所述底层衬底包括第一区域和与第一区域接触的第二区域，所述底层衬底为单晶态；图形化所述底层衬底，在第一区域形成凹槽，使第一区域底层衬底表面低于第二区域底层衬底表面；在第一区域的凹槽中形成绝缘层，所述绝缘层暴露出部分凹槽侧壁的底层衬底表面；通过外延生长在暴露出的凹槽侧壁的底层衬底表面、以及绝缘层表面形成顶层衬底；
刻蚀部分所述第一区域顶层衬底，暴露出所述绝缘层，在第一区域形成第一鳍部；形成横跨所述第一鳍部的栅极结构，所述栅极结构位于所述第一鳍部的部分侧壁和顶部表面。

[0045] 其中，在所述凹槽中形成绝缘层，所述绝缘层能够实现第一鳍部与底层衬底之间的电绝缘，减少第一鳍部中载流子向底层衬底扩撒，从而能够减少第一鳍部底部漏电流。此外，所述形成方法中，所述底层衬底为单晶硅，且形成顶层衬底之前，所述绝缘层暴露出凹槽侧壁表面的底层衬底，因此，形成顶层衬底的步骤中，暴露出的凹槽侧壁表面的底层衬底能够为形成顶层衬底提供籽晶，从而能够较容易地通过外延生长工艺形成所述顶层衬底，工艺难度较低。

[0046] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0047] 图6至图13是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。

[0048] 请参考图6，提供底层衬底200，所述底层衬底200为单晶体，所述衬底200用于形成半导体器件。

[0049] 本实施例中，所述底层衬底200为单晶硅。在其他实施中，所述衬底还可以为锗衬底、硅锗衬底或其他半导体衬底。

[0050] 结合参考图6和图7，图形化所述底层衬底200，在第一区域I形成凹槽201，使第一区域I底层衬底200表面低于第二区域II底层衬底200表面。

[0051] 所述第一区域I底层衬底200用于形成半导体器件；所述第二区域II底层衬底200用于在后续形成顶层衬底的过程中作为生长顶层衬底200的籽晶。

[0052] 本实施例中，图形化所述底层衬底200的步骤包括：

[0053] 在所述底层衬底200上形成图形化的第一掩膜层210，所述第一掩膜层210覆盖所述第二区域II衬底200，露出所述第一区域I衬底200，所述第一掩膜层210用于定义所述第一区域I和第二区域II的位置和尺寸；

[0054] 以所述第一掩膜层210为掩膜刻蚀所述底层衬底200，形成所述凹槽201。所述凹槽201用于容纳后续形成的绝缘层和顶层衬底。

[0055] 本实施例中，所述第一掩膜层210的材料为氮化硅，在其他实施例中，所述第一掩膜层的材料还可以为氧化硅或氮氧化硅。

[0056] 需要说明的是，本实施例中，所述底层衬底200在第二区域II两侧分别具有第一区域I。且在第二区域II两侧底层衬底200中分别形成有凹槽201。

[0057] 本实施例中，所述第二区域II的底层衬底200具有宽度d，所述凹槽201具有深度h，所述宽度d指的是相邻凹槽201侧壁之间的距离；所述深度h指的是第二区域II底层衬底200顶部表面到凹槽201底部的距离。

[0058] 需要说明的是，如果所述第二区域II底层衬底200的宽度d过小，很难为后续顶层衬底的生长提供高质量的籽晶；如果所述第二区域II底层衬底200的宽度d过大，容易降低半导体结构的集成度。因此，本实施例中，所述第二区域II底层衬底200的宽度d为5nm～5μm。

[0059] 本实施例中，通过干法刻蚀工艺刻蚀所述底层衬底200。干法刻蚀为各向异性刻蚀法，具有很好的剖面控制，能够较好地控制第一区域I与第二区域II的线宽。在其他实施例中，还可以通过湿法刻蚀工艺刻蚀所述底层衬底。

[0060] 还需要说明的是，如果所述凹槽201的深度h过小，容易导致后续形成的鳍部高度过小，而影响半导体结构的性能；如果所述凹槽201的深度h过大，容易给后续工艺带来困难。因此，本实施例中，所述凹槽201的深度为50nm～300nm。

[0061] 后续在第一区域I的凹槽201中形成绝缘层，所述绝缘层暴露出部分凹槽201侧壁的底层衬底200表面。

[0062] 所述绝缘层用于实现后续形成的相邻鳍部之间，以及所述鳍部与底层衬底200之间的电绝缘，减少漏电流。

[0063] 本实施例中，形成所述绝缘层的步骤如图8至10所示。

[0064] 请参考图8，在所述底层衬底200表面和第一掩膜层210表面形成初始绝缘层221。

[0065] 本实施例中，所述初始绝缘层221的材料与第一掩膜层210的材料不同。选用与第一掩膜层210材料不同的初始绝缘层221，能够使所述第一掩膜层210在后续刻蚀所述初始绝缘层221的过程中不容易被刻蚀，因此能够在后续形成顶层衬底的步骤中保护第二区域II底层衬底200。所述初始绝缘层的材料还可以选用与第一掩膜层221相同的材料。

[0066] 具体的，所述初始绝缘层221的材料为氧化硅，氧化硅与所述底层衬底200的粘附性好。其他实施例中，所述初始绝缘层的材料还可以为氮化硅或氮氧化硅。

[0067] 本实施例中，通过化学气相沉积工艺形成所述初始绝缘层221，化学气相沉积工艺简单，形成的初始绝缘层221的致密性和均匀性好。在其他实施例中，还可以通过物理沉积工艺或原子层沉积工艺形成所述初始绝缘层。

[0068] 请参考图9，对所述初始绝缘层221进行平坦化处理。

[0069] 需要说明的是，所述平坦化处理能够提高初始绝缘层221表面的平坦度，减少刻蚀表面对刻蚀气体的散射作用，从而增加绝缘层表面的平坦度。

[0070] 本实施例中，通过化学机械抛光对所述初始绝缘层221进行平坦化处理。

[0071] 请参考图10，对所述初始绝缘层221(如图9所示)进行刻蚀，暴露出第二区域II底层衬底200部分侧壁，形成所述绝缘层220。

[0072] 本实施例中，所述绝缘层220是由初始绝缘层221经刻蚀形成的，所述初始绝缘层221的材料为氧化硅。相应的，所述绝缘层220的材料也为氧化硅。

[0073] 需要说明的是，本实施例中，如果所述绝缘层220的厚度过小，很难实现后续形成的第一鳍部与底层衬底200之间的电绝缘；如果所述绝缘层220的厚度过大，不利于半导体结构的集成化。因此，本实施例中，所述绝缘层220的厚度为5nm～200nm。

[0074] 本实施例中，通过干法刻蚀形成所述绝缘层220，使绝缘层220的表面低于第二区域II的底层衬底200表面。干法刻蚀具有很好的剖面控制和线宽控制，能够很好地控制第二区域II底层衬底200的线宽。在其他实施例中，还可以通过湿法刻蚀工艺对所述初始绝缘层进行刻蚀。

[0075] 请参考图11，通过外延生长在暴露出的凹槽201(如图7所示)侧壁的底层衬底200表面、以及绝缘层220表面形成顶层衬底230。所述顶层衬底230用于在后续步骤中形成第一鳍部。

[0076] 需要说明的是，本实施例中，所述顶层衬底230的材料为单晶体，单晶体具有良好的导电性能，后续形成沟道后对载流子的阻抗小。

[0077] 此外，本实施例中，选用与底层衬底200具有相同材料的顶层衬底230，能够使后续第一鳍部和第二鳍部在同一刻蚀过程中形成，从而能够简化工艺流程。同时，能够较容易地通过测量第二鳍部的线宽和高度控制第一鳍部的线宽和高度。具体的，本实施例中，所述顶层衬底230的材料为单晶硅。

[0078] 还需要说明的是，本实施例中，所述底层衬底200的材料为单晶硅，且在形成所述绝缘层220的过程中，所述绝缘层220暴露出所述第一区域I底层衬底200部分侧壁。因此，在形成单晶体的所述顶层衬底230的过程中，所述第一区域I底层衬底200部分侧壁可以作为的籽晶生长顶层衬底230，从而使工艺难度降低。

[0079] 因此，本实施例中，通过选择性外延生长工艺形成所述顶层衬底230，即外延层不在绝缘层220的表面成核生长，只是在暴露出于绝缘层220的第二区域II底层衬底200的侧壁上生长，然后侧向外延到覆盖绝缘层220的整个表面。选择性外延生长工艺能够形成高质量的单晶体，使顶层衬底230具有良好的电性能。

[0080] 所述选择性外延生长工艺中，可以通过调节生长气体和刻蚀气体的比例，或者调节生长温度和生长压强，使硅外延只在硅衬底上生长，而不在介质层如氧化硅或氮化硅上生长。本实施例中，通过调节生长气体和刻蚀气体的比例，或者调节生长温度和生长压强，使顶层衬底230只在暴露出于绝缘层220的第二区域II底层衬底200的侧壁上生长。具体的，所述外延生长工艺的工艺参数包括：反应气体包括：生长气体为SiH4、SiHCl3、SiH2Cl2、SiH3Cl、SiCl4和H2，刻蚀性气体包括：HCl或HF，生长温度为800℃～1300℃，生长压强为10Torr～760Torr。

[0081] 需要说明的是，本实施例中，在形成所述顶层衬底230的步骤之后，去除所述第一掩膜层210。也就是说，在形成所述顶层衬底230的步骤中，所述第一掩膜层210覆盖所述第二区域II底层衬底200顶部表面。因此，所述顶层衬底230不容易在第二区域II生长，从而能够使后续形成的第一鳍部和第二鳍部的高度相同，实现对第一鳍部高度的控制。

[0082] 因此，本实施例中，通过外延生长形成的顶层衬底230的顶部表面与第二区域II底层衬底200的顶部表面齐平，具体的，所述顶层衬底230的厚度为：45nm～100nm。

[0083] 请参考图12，刻蚀所述第一区域I顶层衬底230(如图11所示)，暴露出所述绝缘层220，在第一区域I形成第一鳍部231。所述第一鳍部231用于后续形成晶体管沟道。

[0084] 需要说明的是，本实施例中，为实现对第一鳍部231高度和线宽的控制和检测，在刻蚀所述第一区域I顶层衬底230的步骤中，对所述第二区域II底层衬底200进行刻蚀，形成第二鳍部232。所述第二鳍部232可用于在测试过程中进行测试，从而能够控制第一鳍部231的线宽和高度。

[0085] 本实施例中，所述底层衬底200和顶层衬底230的材料为单晶硅，相应的，所述第一鳍部231和第二鳍部232的材料也为单晶硅。单晶硅具有很好的电性能，形成沟道之后阻抗小，因此形成的半导体结构性能优良。

[0086] 本实施例中，形成所述第一鳍部231和第二鳍部232的步骤包括：在第一区域I顶层衬底230和第二区域II底层衬底200上形成图形化的第二掩膜层(图未示)；以所述第二掩膜层为掩膜对第一区域I顶层衬底230和第二区域II底层衬底200进行刻蚀，在第一区域I形成第一鳍部231，并在第二区域II形成第二鳍部232。

[0087] 本实施例中，通过干法刻蚀工艺对第一区域I顶层衬底230和第二区域II底层衬底200进行刻蚀。干法刻蚀为各向异性刻蚀，具有很好的剖面控制，能够较容易地控制第一鳍部231和第二鳍部232的线宽和高度。

[0088] 具体的，本实施例中，对第一区域I顶层衬底230和第二区域II底层衬底200进行刻蚀的刻蚀气体包括CF4或CCl4。

[0089] 需要说明的是，如果所述第一鳍部231和第二鳍部232尺寸过小，容易使晶体管产生短沟道效应；如果所述第一鳍部231和第二鳍部232的尺寸过大，容易降低晶体管的集成度。因此，本实施例中，所述第一鳍部231和第二鳍部232的线宽在5nm～15nm的范围内。所述第一鳍部231和第二鳍部的高度在20nm～80nm的范围内。

[0090] 还需要说明的是，本实施例中，在刻蚀所述第一区域I顶层衬底230和第二区域II底层衬底200的步骤之前，所述形成方法还包括：对所述顶层衬底230表面进行平坦化处理形成较平坦的刻蚀表面。具体的，通过化学机械抛光对所述顶层衬底230表面进行平坦化处理。

[0091] 请参考图13，形成横跨所述第一鳍部231的栅极结构。所述栅极结构位于所述第一鳍部231的部分侧壁和顶部表面。

[0092] 所述栅极结构用做晶体管栅极，所述栅极结构下方第一鳍部231构成晶体管沟道。

[0093] 需要说明的是，本实施例中，所述第二区域II形成有第二鳍部232，因此，形成所述栅极结构的步骤中，所述栅极结构横跨所述第二鳍部232。

[0094] 本实施例中，所述栅极结构包括：横跨所述第一鳍部231和第二鳍部232的栅介质层241和覆盖所述栅介质层241的栅极层242。

[0095] 具体的，本实施例中，所述栅介质层241的材料为高k介质材料，例如TiN或TaN。所述栅极层242的材料为钛铝合金或钨。在其他实施例中，所述栅介质层还可以为氧化硅，所述栅极层的材料还可以为多晶硅。

[0096] 需要说明的是，形成所述栅极结构的步骤之后，所述形成方法还包括，对第一区域I栅极结构两侧的第一鳍部231进行掺杂形成漏区和源区。

[0097] 综上，本发明的半导体结构的形成方法中，在所述凹槽中形成绝缘层，所述绝缘层能够实现第一鳍部与底层衬底之间的电绝缘，减少第一鳍部中载流子向底层衬底扩撒，从而能够减少第一鳍部底部漏电流。此外，所述形成方法中，所述底层衬底为单晶硅，且形成顶层衬底之前，所述绝缘层暴露出凹槽侧壁表面的底层衬底，因此，形成顶层衬底的步骤中，暴露出的凹槽侧壁表面的底层衬底能够为形成顶层衬底提供籽晶，从而能够较容易地通过外延生长工艺形成所述顶层衬底，工艺难度较低。

[0098] 进一步，刻蚀所述第一区域顶层衬底的步骤中，对所述第二区域底层衬底进行刻蚀，形成第二鳍部。所述第二鳍部可用于在测试过程中进行测试，从而能够控制第一鳍部的线宽和高度。

[0099] 此外，在形成所述顶层衬底的步骤之后，去除所述第一掩膜层。也就是说，在形成所述顶层衬底的步骤中，所述第一掩膜层覆盖所述第二区域底层衬底顶部表面。因此，所述顶层衬底不容易在第二区域生长，从而能够使后续形成的第一鳍部和第二鳍部的高度相同，实现对第一鳍部高度的控制。

[0100] 相应的，本发明还提出了一种半导体结构的实施例，请参考图14，包括：

[0101] 衬底300，所述衬底300为单晶态，所述衬底300包括：第一区域A和与第一区域A接触的第二区域B，所述第一区域A衬底300表面低于第二区域B衬底300表面；

[0102] 位于所述第一区域A衬底300表面的绝缘层320；

[0103] 位于所述绝缘层320表面的第一鳍部331；

[0104] 横跨所述第一鳍部331的栅极结构，所述栅极结构覆盖所述第一鳍部331的部分侧壁和顶部表面。

[0105] 以下将结合附图进行详细说明。

[0106] 所述第一区域A用于形成半导体器件，所述第二区域B用于为形成第一鳍部331提供籽晶。

[0107] 本实施例中，所述第二区域B两侧分别具有一个第一区域A。因此，所述第二区域B的衬底300具有宽度，所述宽度指的是所述第二区域B两侧第一区域A绝缘层320侧壁之间的距离。

[0108] 如果所述第二区域B衬底300的宽度过小，很难为形成第一鳍部331提供高质量的籽晶；如果所述第二区域B衬底300的宽度过大，容易降低半导体结构的集成度。具体的，本实施例中，所述第二区域B衬底300的宽度为5nm～5μm。

[0109] 本实施例中，所述衬底300为单晶体，单晶体具有很好的导电性能。具体的，所述衬底300的材料为单晶硅。在其他实施例中，所述衬底还可以为锗衬底或硅锗衬底等半导体衬底。

[0110] 本实施例中，所述绝缘层320的材料为氧化硅。氧化硅与所述衬底300的粘附性好。在其他实施例中，所述绝缘层的材料还可以为氮化硅或氮氧化硅。

[0111] 需要说明的是，本实施例中，如果所述绝缘层320的厚度过小，很难实现第一鳍部与衬底300之间的电绝缘；如果所述绝缘层320的厚度过大，容易引起材料浪费。因此，本实施例中，所述绝缘层320的厚度在5nm～200nm的范围内。

[0112] 位于所述第一区域A绝缘层320表面的第一鳍部331，所述第一鳍部331用于后续形成晶体管沟道。

[0113] 需要说明的是，本实施例中，所述半导体结构还包括：位于第二区域B衬底300上的第二鳍部332。所述第二鳍部332能够用于进行检测，从而控制第一鳍部331的高度和线宽。

[0114] 本实施例中，所述第一鳍部331和第二鳍部332的材料也为单晶硅。单晶硅具有很好的电性能，形成沟道之后阻抗小，因此形成的半导体结构性能优良。

[0115] 需要说明的是，所述第一鳍部331和第二鳍部332尺寸过小，容易使晶体管产生短沟道效应；如果所述第一鳍部331和第二鳍部332的尺寸过大，容易降低晶体管的集成度。因此，本实施例中，所述第一鳍部331和第二鳍部332的线宽为5nm～15nm。所述第一鳍部331和第二鳍部332的高度为20nm～80nm。

[0116] 横跨所述第一鳍部331的栅极结构，所述栅极结构覆盖所述第一鳍部331的部分侧壁和顶部表面。

[0117] 需要说明的是，本实施例中，所述半导体结构具有第二鳍部332。因此，所述栅极结构还覆盖所述第二鳍部332侧壁和顶部表面。

[0118] 本实施例中，所述栅极结构包括：横跨所述第一鳍部331和第二鳍部332的栅介质层341和位于所述栅介质层341表面的栅极层342。

[0119] 具体的，所述栅介质层341的材料为高k介质材料，例如TiN或TaN。所述栅极层342的材料为钛铝合金或钨。在其他实施例中，所述栅介质层还可以为氧化硅，所述栅极层的材料还可以为多晶硅。

[0120] 需要说明的是，本发明的半导体结构还包括：位于第一区域A栅极结构两侧的源区和漏区。

[0121] 综上，本发明的半导体结构中，所述第一鳍部下方具有绝缘层，所述绝缘层能够实现第一鳍部与底层衬底之间的电绝缘，从而能够减少所述第一鳍部下部的漏电流。

[0122] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。