一种像素输出电平控制器件可以包括：像素输出电平控制单元，适用于在特定时段期间控制像素的像素信号的像素输出电平以减少用于稳定像素信号所需的时间；以及像素输出电平保持单元，适用于根据像素输出电平控制单元的控制而在该特定时段期间将像素信号的像素输出电平维持在固定值。
像素输出电平控制单元，适用于在特定时段期间通过产生反相单元选择信号来控制像素的像素信号的像素输出电平以减少用于稳定所述像素信号所需的时间；以及像素输出电平保持单元，适用于通过根据所述反相单元选择信号而在所述特定时段期间将从外部接收的电源电压施加给所述像素信号，来将所述像素信号的像素输出电平维持在固定值，其中，所述特定时段包括所述像素的传输信号被激活且所述像素的单元选择信号被去激活的时段。
2.根据权利要求1所述的像素输出电平控制器件，其中，所述固定值与复位像素时的像素输出电平相同或基本上相同。
3.根据权利要求1所述的像素输出电平控制器件，其中，像素输出电平控制单元产生所述反相单元选择信号、以及将所述反相单元选择信号传输至像素输出电平保持单元，所述反相单元选择信号具有相对于单元选择信号的反相时序。
4.根据权利要求1所述的像素输出电平控制器件，其中，像素输出电平保持单元包括多个第一源极跟随电路，所述第一源极跟随电路中的每一个适用于根据来自像素输出电平控制单元的所述反相单元选择信号来操作。
5.根据权利要求4所述的像素输出电平控制器件，其中，所述第一源极跟随电路中的每一个包括NMOS型晶体管，所述NMOS型晶体管具有适用于接收所述电源电压的漏极端子、适用于接收来自像素输出电平控制单元的反相单元选择信号的栅极端子、以及适用于与互补金属氧化物半导体CMOS图像传感器CIS的列线耦接的源极端子。
6.一种互补金属氧化物半导体CMOS图像传感器CIS，包括：
行解码器，适用于根据控制单元的控制而针对每一个行线选择和控制像素阵列内的像素；
像素偏置单元，适用于偏置从像素阵列输出的像素信号；
斜坡信号发生器，适用于根据控制单元的控制产生斜坡信号；
像素输出电平控制器件，适用于在传输信号被激活且单元选择信号被去激活的时段期间控制和维持像素输出电平；
比较单元，适用于比较从所述像素阵列施加的每一个像素信号与从所述斜坡信号发生器施加的斜坡信号；
计数单元，适用于根据来自比较单元的每一个输出信号来对从控制单元施加的时钟进行计数；
存储器单元，适用于根据控制单元的控制而储存从计数单元提供的计数信息；
所述控制单元，适用于控制行解码器、斜坡信号发生器、计数单元、存储器单元和列读出电路的操作；以及所述列读出电路，适用于根据控制单元的控制而输出存储器单元的数据。
7.根据权利要求6所述的CIS，其中，所述像素输出电平控制器件包括：像素输出电平控制单元，适用于在所述时段期间控制像素输出电平；以及像素输出电平保持单元，适用于根据像素输出电平控制单元的控制而在所述时段期间维持像素输出电平。
8.根据权利要求7所述的CIS，其中，所述像素输出电平控制单元产生反相单元选择信号、以及将所述反相单元选择信号传输至像素输出电平保持单元，所述反相单元选择信号具有相对于单元选择信号的反相时序。
9.根据权利要求7所述的CIS，其中，所述像素输出电平保持单元包括多个第一源极跟随电路，所述第一源极跟随电路中的每一个安装在每一个列线处、以及根据来自像素输出电平控制单元的反相单元选择信号来操作。
10.根据权利要求9所述的CIS，其中，所述第一源极跟随电路中的每一个包括NMOS型晶体管，所述NMOS型晶体管具有被配置为接收电源电压的漏极端子、被配置为接收来自像素输出电平控制单元的反相单元选择信号的栅极端子、以及与列线耦接的源极端子。
像素输出电平控制单元，适用于在特定时段期间通过产生反相单元选择信号来控制像素的像素信号的像素输出电平；
第二源极跟随电路，适用于偏置虚设像素的虚设像素输出信号；
信号传输单元，适用于缓冲来自所述第二源极跟随电路的所述虚设像素输出信号以及传输缓冲后的信号；以及像素输出电平保持单元，适用于通过根据所述反相单元选择信号而在所述特定时段期间将来自所述信号传输单元的所述虚设像素输出信号施加给所述像素信号，来维持所述像素输出电平，其中，所述特定时段包括传输信号被激活且单元选择信号被去激活的时段。
12.根据权利要求11所述的像素输出电平控制器件，其中，像素输出电平控制单元产生所述反相单元选择信号、以及将所述反相单元选择信号传输至像素输出电平保持单元，所述反相单元选择信号具有相对于单元选择信号的反相时序。
13.根据权利要求11所述的像素输出电平控制器件，其中，信号传输单元包括模拟缓冲器，所述模拟缓冲器缓冲从所述虚设像素中所包括的所述第二源极跟随电路输出的虚设像素输出信号、以及将缓冲后的信号传输至像素输出电平保持单元中所包括的第一源极跟随电路的漏极端子。
14.根据权利要求11所述的像素输出电平控制器件，其中，像素输出电平保持单元包括多个第一源极跟随电路，所述第一源极跟随电路中的每一个安装在每一个列线处、以及根据来自信号传输单元的虚设像素输出信号及来自像素输出电平控制单元的所述反相单元选择信号来操作。
15.根据权利要求14所述的像素输出电平控制器件，其中，所述第一源极跟随电路中的每一个包括NMOS型晶体管，所述NMOS型晶体管具有被配置为接收来自信号传输单元的虚设像素输出信号的漏极端子、被配置为接收来自像素输出电平控制单元的反相单元选择信号的栅极端子、以及与列线耦接的源极端子。
16.一种互补金属氧化物半导体CMOS图像传感器CIS，包括：
行解码器，适用于根据控制单元的控制而针对每一个行线选择和控制像素阵列内的像素；
像素偏置单元，适用于偏置从像素阵列输出的像素信号；
斜坡信号发生器，适用于根据控制单元的控制产生斜坡信号；
像素输出电平控制器件，适用于利用反相单元选择信号和虚设像素输出信号而在传输信号被激活且单元选择信号被去激活的时段期间控制和维持像素输出电平；
比较单元，适用于比较从像素阵列输出的每一个像素信号与从斜坡信号发生器提供的斜坡信号；
计数单元，适用于根据来自比较单元的每一个输出信号对从控制单元施加的时钟进行计数；
存储器单元，适用于根据控制单元的控制而储存从计数单元提供的计数信息；
所述控制单元，适用于控制行解码器、斜坡信号发生器、计数单元、存储器单元以及列读出电路的操作；以及所述列读出电路，适用于根据控制单元的控制而输出存储器单元的数据。
17.根据权利要求16所述的CIS，其中，所述像素输出电平控制器件包括：像素输出电平控制单元，适用于在所述时段期间控制像素输出电平；
信号传输单元，适用于缓冲虚设像素输出信号以及传输缓冲后的信号；以及像素输出电平保持单元，适用于根据来自信号传输单元的虚设像素输出信号和来自像素输出电平控制单元的反相单元选择信号而在所述时段期间维持像素输出电平。
18.根据权利要求17所述的CIS，其中，所述像素输出电平控制单元产生反相单元选择信号以及将反相单元选择信号传输至像素输出电平保持单元，所述反相单元选择信号具有相对于单元选择信号的反相时序。
19.根据权利要求17所述的CIS，其中，所述信号传输单元包括模拟缓冲器，所述模拟缓冲器缓冲从虚设像素中所包括的第二源极跟随电路输出的虚设像素输出信号，以及将缓冲后的信号传输至像素输出电平保持单元中所包括的第一源极跟随电路的漏极端子。
20.根据权利要求17所述的CIS，其中，所述像素输出电平保持单元包括多个第一源极跟随电路，所述第一源极跟随电路中的每一个安装在每一列处、以及根据来自信号传输单元的虚设像素输出信号和来自像素输出电平控制单元的反相单元选择信号来操作。
21.根据权利要求20所述的CIS，其中，所述第一源极跟随电路中的每一个包括NMOS型晶体管，所述NMOS型晶体管具有被配置为接收来自信号传输单元的虚设像素输出信号的漏极端子、被配置为接收来自像素输出电平控制单元的反相单元选择信号的栅极端子、以及与列线耦接的源极端子。
像素输出电平控制器件及使用其的CMOS图像传感器
[0001] 相关申请的交叉引用
[0002] 本申请主张于2016年3月25日提交的韩国专利申请No.10-2016-0035913的优先权，经由引用将其全文并入本文中。
技术领域
[0003] 本发明的示例性实施例涉及一种互补金属氧化物半导体(CMOS)图像传感器(CIS)，更具体地，涉及一种改进的像素输出电平控制器件以及使用该像素输出电平控制器件的CMOS图像传感器。
背景技术
[0004] 当CMOS图像传感器的像素阵列的大小增加时，为满足预定帧速率(例如30帧每秒(FPS))所需的单个行线读出时间减少，这导致难以确保对于像素信号的足够的传输时间。另外，像素阵列的大小的增加增大了像素输出线的负载电容。因此，从像素输出的像素信号被传输到读出器件的输入端子的时间不可以避免地增加了。
[0005] 为此，当从像素输出的像素信号被传输至读出器件的输入端子的时间不被充分确保时，像素信号不被稳定(settled)。当像素信号不被稳定时，图像质量可能恶化。也就是说，由于每个列线具有略微不同的负载电容且每个像素偏置电路具有略微不同的大小，所以在像素信号没有得到稳定的情况下列线间可能出现固定图案噪声(fixed pattern noise,FPN)，从而降低图像质量。由于FPN在视觉上很明显，所以FPN必须被消除。
发明内容
[0006] 各实施例涉及一种用于CIS的改进的像素输出电平控制器件。该像素输出电平控制器件可以确保用于将来自像素的像素信号传送至输入端子的足够的传送时间，并且可以保证像素信号得到稳定。该像素输出电平控制器件可以减少从像素产生的像素信号被传输到读出器件的输入端子的时间。
[0007] 本发明的另一方面涉及一种采用所述像素输出电平控制器件的CIS。
[0008] 在一实施例中，一种像素输出电平控制器件可以包括：像素输出电平控制单元，适用于在特定时段控制像素的像素信号的像素输出电平以减少用于稳定该像素信号所需的时间；以及像素输出电平保持单元，适用于根据该像素输出电平控制单元的控制在该特定时段期间将该像素信号的像素输出电平维持在固定值。该特定时段可以包括传输信号可以被激活且单元选择信号可以被去激活的时段，该固定值可以与在复位像素时的像素输出电平相同或基本上相同。该像素输出电平控制单元可以产生反相单元选择信号并将该反相单元选择信号传输给该像素输出电平保持单元，该反相单元选择信号具有相对于单元选择信号的反相时序。该像素输出电平保持单元可以包括多个源极跟随电路，所述多个源极跟随电路中的每一个适用于根据来自该像素输出电平控制单元的反相单元选择信号来操作。所述多个第一源极跟随电路中的每一个可以包括：NMOS型晶体管，该NMOS型晶体管具有适用于接收电源电压的漏极端子、适用于接收来自该像素输出电平控制单元的反相单元选择信号的栅极端子以及适用于耦接至互补金属氧化物半导体(CMOS)图像传感器(CIS)的列线的源极端子。
[0009] 在另一实施例中，一种互补金属氧化物半导体(CMOS)图像传感器(CIS)可以包括：像素阵列，适用于输出与入射光对应的像素信号；行解码器，适用于根据控制单元的控制而针对每一个行线选择和控制所述像素阵列内的像素；像素偏置单元，适用于偏置从该像素阵列输出的像素信号；斜坡信号发生器，适用于根据该控制单元的控制产生斜坡信号；像素输出电平控制器件，适用于在传输信号可以被激活且单元选择信号可以被去激活的时段期间控制和维持像素输出电平；比较单元，适用于将从该像素阵列施加的每一个像素信号与从该斜坡信号发生器施加的斜坡信号进行比较；计数单元，适用于根据来自该比较单元的每一个输出信号对从该控制单元施加的时钟进行计数；存储器单元，适用于根据该控制单元的控制而储存从该计数单元提供的计数信息；控制单元，适用于控制行解码器、斜坡信号发生器、计数单元、存储器单元和列读出电路的操作；以及列读出电路，适用于根据控制单元的控制而输出存储器单元的数据。该像素输出电平控制器件可以包括：像素输出电平控制单元，适用于在所述时段期间控制像素输出电平；以及像素输出电平保持单元，适用于根据像素输出电平控制单元的控制而在所述时段期间维持像素输出电平。像素输出电平控制单元可以产生反相单元选择信号并该反相单元选择信号传输给该像素输出电平保持单元，该反相单元选择信号具有相对于单元选择信号的反相时序。该像素输出电平保持单元可以包括多个第一源极跟随电路，所述第一源极跟随电路中的每一个可以安装在每一个列线处并根据来自该像素输出电平控制单元的反相单元选择信号来操作。所述第一源极跟随电路中的每一个可以包括NMOS型晶体管，所述NMOS型晶体管具有被配置为接收电源电压的漏极端子、被配置为接收来自该像素输出电平控制单元的反相单元选择信号的栅极端子、以及与列线耦接的源极端子。
[0010] 在另一实施例中，一种像素输出电平控制器件可以包括：像素输出电平控制单元，适用于在特定时段期间控制像素输出电平；信号传输单元，适用于缓冲虚设像素输出信号并传输缓冲后的信号；以及像素输出电平保持单元，适用于根据来自信号传输单元的虚设像素输出信号以及来自像素输出电平控制单元的反相单元选择信号来在该特定时段期间维持该像素输出电平。该特定时段可以包括传输信号可以被激活且单元选择信号可以被去激活的时段。该像素输出电平控制单元可以产生反相单元选择信号并将该反相单元选择信号传输给该像素输出电平保持单元，该反相单元选择信号具有相对于单元选择信号的反相时序。该信号传输单元可以包括模拟缓冲器，该模拟缓冲器缓冲从虚设像素中所包括的第二源极跟随电路输出的虚设像素输出信号并将缓冲后的信号传输给像素输出电平保持单元中所包括的第一源极跟随电路的漏极端子。该像素输出电平保持单元可以包括多个第一源极跟随电路，所述第一源极跟随电路中的每一个可以安装在每一个列线处并根据来自该信号传输单元的虚设像素输出信号和来自像素输出电平控制单元的反相单元选择信号来操作。所述第一源极跟随电路中的每一个可以包括NMOS型晶体管，该NMOS型晶体管具有被配置为接收来自该信号传输单元的虚设像素输出信号的漏极端子、被配置为接收来自该像素输出电平控制单元的反相单元选择信号的栅极端子、以及与列线耦接的源极端子。
[0011] 在另一实施例中，一种互补金属氧化物半导体(CMOS)图像传感器(CIS)可以包括：像素阵列，适用于输出与入射光对应的像素信号；行解码器，适用于根据控制单元的控制而针对每一个行线选择并控制该像素阵列内的像素；像素偏置单元，适用于偏置从该像素阵列输出的像素信号；斜坡信号发生器，适用于根据该控制单元的控制产生斜坡信号；像素输出电平控制器件，适用于使用反相单元选择信号和虚设像素输出信号在传输信号可以被激活且单元选择信号可以被去激活的时段期间控制和维持像素输出电平；比较单元，适用于将从该像素阵列输出的每一个像素信号与从该斜坡信号发生器提供的斜坡信号进行比较；
计数单元，适用于根据来自该比较单元的每一个输出信号对从该控制单元施加的时钟进行计数；存储器单元，适用于根据该控制单元的控制储存从该计数单元提供的计数信息；控制单元，适用于控制列解码器、斜坡信号发生器、计数单元、存储器单元和列读出电路的操作；
以及列读出电路，适用于根据该控制单元的控制而输出该存储器单元的数据。该像素输出电平控制器件可以包括：像素输出电平控制单元，适用于在所述时段期间控制像素输出电平；信号传输单元，适用于缓冲虚设像素输出信号以及传输缓冲后的信号；以及像素输出电平保持单元，适用于根据来自该信号传输单元的虚设像素输出信号和来自该像素输出电平控制单元的反相单元选择信号来在所述时段期间维持像素输出电平。该像素输出电平控制单元可以产生反相单元选择信号并将该反相单元选择信号传输至该像素输出电平保持单元，该反相单元选择信号具有相对于单元选择信号的反相时序。该信号传输单元可以包括模拟缓冲器，该模拟缓冲器缓冲从虚设像素中包括的第二源极跟随电路输出的虚设像素输出信号并将缓冲后的信号传输至该像素输出电平保持单元中包括的第一源极跟随电路的漏极端子。该像素输出电平保持单元可以包括多个第一源极跟随电路，所述第一源极跟随电路中的每一个可以安装在每一个列线处并根据来自该信号传输单元的虚设像素输出信号和来自该像素输出电平控制单元的反相单元选择信号来操作。所述第一源极跟随电路中的每一个可以包括NMOS型晶体管，该NMOS型晶体管具有被配置为接收来自该信号传输单元的虚设像素输出信号的漏极端子、被配置为接收来自该像素输出电平控制单元的反相单元选择信号的栅极端子、以及与列线耦接的源极端子。
附图说明
[0012] 通过参考附图做出的以下详细描述，本发明的上述和其他特征和优点对于相关领域技术人员将变得更加明显，其中：
[0013] 图1A是CIS的配置图。
[0014] 图1B是单位像素的电路图。
[0015] 图1C是示出图1A和图1B中的CIS的读出时序的时序图。
[0016] 图2A是示出根据本发明一实施例的像素输出电平控制器件及使用该像素输出电平控制器件的CMOS图像传感器(CIS)的配置图。
[0017] 图2B是示出根据本发明另一实施例的像素输出电平控制器件以及使用该像素输出电平控制器件的CMOS图像传感器(CIS)的配置图。
[0018] 图2C是示出根据本发明一实施例的像素输出电平控制器件以及使用该像素输出电平控制器件的CMOS图像传感器(CIS)的读出时序的时序图。
具体实施方式
[0019] 下文将参考附图更详细描述各实施例。但是，本发明可以以不同的形式来实施且不应被理解为受限于本文所阐述的实施例。相反，提供这些实施例使得本公开彻底且完整，能将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各图中和实施例中，类似的附图标记指代类似的部分。
[0020] 附图不一定按比例绘制，且在一些例子中，可以夸大比例来更清楚地图示实施例的各个元件。例如，在附图中，为便于图示，与实际的元件大小和元件间的间隔相比，可以夸大元件的大小或元件间的间隔。
[0021] 应进一步理解，当将一元件称作“连接至”或“耦接至”另一元件时，其可以直接地位于该另一元件上，直接地连接至或耦接至该另一元件，或者，可以存在一个或多个中间元件。此外，还应进一步理解，当将一元件称作位于两个元件“之间”时，其可以是在这两个元件之间的仅有元件，或者，还可以存在一个或多个中间元件。
[0022] 在以下描述中，阐述众多特定细节以提供本发明的彻底理解。本发明还可以在不存在这些特定细节中的一些或全部的情况下来实践。在其他例子中，没有详细描述熟知的工艺结构和/或工艺，以避免不必要地模糊本发明。
[0023] 还应注意，在一些例子中，对于相关领域技术人员明显地，与一个实施例有关描述的元件(也称作特征)可以单独使用或与另一实施例的其他元件组合使用，除非另有特别指示。
[0024] 图1A是CMOS图像传感器(CIS)的配置图。
[0025] 参见图1A，该CIS可以包括像素阵列10、行解码器20、像素偏置单元15、斜坡信号发生器30、比较单元40、计数单元50、存储器单元60，以及列读出电路70和控制单元80。在像素阵列10中的每一个像素可以输出与入射光对应的像素信号。行解码器20可以在控制单元80(例如，时序发生器)的控制下根据行线选择像素阵列10中的像素，并且可以控制选中的像素的操作。像素偏置单元15可以偏置从像素阵列10提供的像素信号。斜坡信号发生器30可以根据控制单元80的控制产生斜坡信号。比较单元40可以将经由像素偏置单元15从像素阵列10输出的每一个像素信号的值与从斜坡信号发生器30施加的斜坡信号的值进行比较。计数单元50可以根据比较单元40的每一个输出信号而对从控制单元80施加的时钟进行计数。存储器单元60可以根据控制单元80的控制而储存从计数单元50提供的计数信息。控制单元
80可以控制行解码器20、斜坡信号发生器30、计数单元50、存储器单元60和列读出电路70的操作。列读出电路70可以根据控制单元80的控制而将存储器单元60的数据依序输出为像素数据PXDATA。
[0026] 此时，为了消除每一个像素的偏移值，该CIS可以比较光信号入射之前和之后的像素信号(即，像素输出电压)，并且仅测量由入射光产生的像素信号。此类技术被称作相关双采样(CDS)。该CDS操作可以由比较单元40来执行。
[0027] 比较单元40可以包括多个比较器，计数单元50可以包括多个计数器，以及存储器单元60可以包括多个存储器，它们被布置成列使得每一个列具有一个比较器、一个计数器以及一个存储器，比较器、计数器和存储器按所列顺序串联耦接。也就是说，由该像素阵列产生的像素信号通过与像素阵列10的每一列对应的比较器、计数器和存储器以顺序方式处理。
[0028] 接下来，将举例描述像素信号经过一列中的一个比较器、一个计数器和一个存储器的操作，即模数转换操作。
[0029] 相应地，在操作中，比较单元40的多个比较器之中的第一比较器41可以经由其一个端子接收从像素阵列10的第一列输出的像素信号VPIXEL，并且，可以经由其另一个端子接收从斜坡信号发生器30施加的斜坡信号VRAMP。然后，比较器41可以比较这两个信号的值并输出比较信号。
[0030] 由于斜坡信号VRAMP具有随时间下降或上升的电压电平，所以被输入到每一个比较器的两个信号的值可以在某个时间点彼此一致。在这两个信号即像素信号和斜坡信号的值彼此一致的时间点之后，从每一个比较器输出的比较信号的值被反相。对于从像素阵列的每一列接收的像素信号，通过比较单元40中的所述多个比较器中的每一个执行相同操作。
[0031] 然后，返回到图1中的CIS的第一列的操作的描述，计数单元50中的多个计数器之中的第一计数器51可以对从斜坡信号下降或上升的时间点到从比较器41输出的比较信号被反相的时间点从控制单元80提供的时钟进行计数，并输出计数信息。对于从每一个列比较器接收的比较信号，通过计数单元50中的多个计数器中的每一个来执行相同操作。所述计数器中的每一个可以根据来自控制单元80的复位信号来复位。
[0032] 然后，存储器单元60中的多个存储器之中的第一存储器61可以根据来自控制单元80的加载信号而储存从计数器51输出的计数信息，并将所储存的计数信息输出给列读出电路70。
[0033] 图1B是单位像素11的电路图。
[0034] 参见图1B，单位像素11可以包括光电二极管PD、传输晶体管M1、浮动扩散节点FD、复位晶体管M2、转换晶体管M3以及选择晶体管M4。转换晶体管M3也可以被称作驱动晶体管M3。
[0035] 光电二极管PD可以是任何适宜的光电转换元件。光电二极管PD可以执行用于将接收的入射光转换成电荷的光电转换功能。光电二极管PD可以是例如光电晶体管、光电栅极和钉扎光电二极管中的至少一种。
[0036] 传输晶体管M1可以响应于施加给其栅极端子的传输信号Tx而将与其一个端子耦接的光电二极管PD中的电荷传输至与其另一个端子耦接的浮动扩散(FD)节点。
[0037] 复位晶体管M2可以响应于施加给其栅极端子的复位信号RX而将施加给其一个端子的漏极电压VDD传输给与其另一个端子耦接的FD节点。从复位晶体管M2的角度来看，漏极电压VDD可以充当复位电压。
[0038] 转换晶体管(例如，源极跟随晶体管)M3可以具有与漏极电压VDD耦接的一个端子以及其与选择晶体管M4的一个端子耦接的第二端子。转换晶体管M3可以产生与积累在FD节点(与转换晶体管M3的栅极端子耦接)中的电荷对应的电信号。转换晶体管M3然后将所产生的电信号输出给与转换晶体管M3的另一个端子耦接的选择晶体管M4。
[0039] 选择晶体管M4可以响应于施加给其栅极端子的单元选择信号SX而操作，并将从转换晶体管M3施加给其一个端子的电信号经由其另一个端子输出为像素信号。
[0040] FD节点是传输晶体管M1的另一个端子和复位晶体管M2的另一个端子所共同耦接的扩散区域。由于与图像信号对应的电荷或与复位电压对应的电荷被积累在浮动扩散区域中，所以FD节点可以被建模为其一个端子接地且另一个端子耦接至FD节点的电容器C1。
[0041] 与经由复位晶体管M2输入的漏极电压(即复位电压)VDD对应的电荷可以被储存在FD节点中。也就是说，复位晶体管M2可以被导通以复位该FD节点。然后，传输晶体管M1可以被导通以将与从光电二极管PD提供的图像信号对应的电荷传输至FD节点。
[0042] 图1C是示出诸如在图1中示出的那种的CMOS图像传感器(CIS)的读出时序的时序图。
[0043] 首先，将描述图1B的像素的操作。在通过将传输信号Tx激活到高逻辑电平而将电荷储存在FD节点中之后，像素输出电平(像素信号的输出电压电平)升高，以及可以执行稳定。通常，将信号稳定到固定电平需要长时间。信号的稳定指的是信号的电压电平逐渐变到固定电平。因此，被稳定的信号是已经获得基本上固定(或恒定)的电压电平的信号。
[0044] 更具体地，传输晶体管M1被具有逻辑高电平的传输信号Tx使能以将积累在光电二极管PD中的电荷传输至FD节点。此时，该FD节点的电压升高然后返回到原始状态。常规地，由于传输晶体管M1被使能以传输电荷同时选择晶体管M4被使能，所以高电压被施加给单元选择信号SX。在此情况中，随着FD节点的电压升高，像素输出电平也升高。另外，在传输电荷之后稳定像素信号可能需要相当长的时间。
[0045] 同样地，当像素信号没有被稳定时，可能会由于各个列线处的寄生电容器之间的差异和像素偏置电路之间的电流差异而发生图像恶化。也就是说，由于由像素偏置TR失配导致的寄生电容器差异和电流差异造成列线间的固定图案噪声(FPN)，所以图像可能恶化。由于FPN在视觉上明显，所以FPN必须得消除。
[0046] 本实施例可以确保充分的时间以将从像素输出的像素信号传输至读出电路的输入端子，从而确保使像素信号稳定。因此，本实施例可以防止列线间发生FPN并防止图像恶化。将参考图2A至图2C详细描述本实施例。
[0047] 图2A是示出根据本发明一实施例的像素输出电平控制器件以及使用该像素输出电平控制器件的CMOS图像传感器(CIS)的配置图。图2B是示出根据本发明另一实施例的像素输出电平控制器件以及使用该像素输出电平控制器件的CMOS图像传感器(CIS)的配置图。图2C是示出根据本发明一实施例的像素输出电平控制器件以及使用该像素输出电平控制器件的CMOS图像传感器(CIS)的读出时序的时序图。
[0048] 参见图2A，CMOS图像传感器(CIS)可以包括像素阵列10、行解码器20、像素偏置单元15、斜坡信号发生器30、比较单元40、计数单元50、存储器单元60、列读出电路70、控制单元80以及像素输出电平控制器件90。像素阵列10可以输出与入射光对应的像素信号。行解码器20可以在控制单元80(例如时序发生器)的控制下根据行线选择像素阵列10中的像素，并且可以控制选中的像素的操作。像素偏置单元15可以偏置从像素阵列10提供的像素信号。斜坡信号发生器30可以根据控制单元80的控制产生斜坡信号。该像素输出电平控制器件90可以在传输信号TX被激活且单元选择信号SX被去激活的时段期间控制并维持像素输出电平。比较单元40可以将经由像素偏置单元15和像素输出电平控制器件90而从像素阵列10输出的每一个像素信号的值与从斜坡信号发生器30施加的斜坡信号的值进行比较。计数单元50可以根据比较单元40的每一个输出信号对从控制单元80施加的时钟进行计数。存储器单元60可以根据控制单元80的控制而储存从计数单元50提供的计数信息。控制单元80可以控制行解码器20、斜坡信号发生器30、计数单元50、存储器单元60以及列读出电路70的操作。列读出电路70可以根据控制单元80的控制将存储器单元60的数据依序输出为像素数据PXDATA。
[0049] 下文将更详细描述在图2A中的像素输出电平控制器件90的配置。由于其他组件以与图1A相同的方式配置，所以在此将省略它们的详细描述。
[0050] 像素输出电平控制器件90可以包括像素输出电平控制单元91以及像素输出电平保持单元92。像素输出电平控制单元91可以在传输信号TX被激活且单元选择信号SX被去激活的特定时段期间控制像素输出电平。像素输出电平保持单元92可以根据像素输出电平控制单元91的控制而在传输信号TX被激活且单元选择信号SX被去激活的时段期间维持像素输出电平。
[0051] 像素输出电平控制单元91可以产生相对于单元选择信号SX具有反相时序的反相单元选择信号SXB，并将该反相单元选择信号SXB作为输入电压传输至像素输出电平保持单元92。像素输出电平控制单元91可以实施为如在图2A中示出的独立块，但是在控制单元80中实施。
[0052] 像素输出电平保持单元92可以包括多个晶体管来作为多个第一源极跟随电路。所述第一源极跟随电路中的每一个安装在每一列处且根据来自像素输出电平控制单元91的反相单元选择信号SXB来操作。例如，如图2A中的实施例所示，第一源极跟随电路可以实施为NMOS型晶体管，该NMOS型晶体管具有被配置为接收电源电压的漏极端子、被配置为接收来自像素输出电平控制单元91的反相单元选择信号SXB的栅极端子以及与列线耦接的源极端子。
[0053] 下文将描述像素输出电平控制器件90的操作。当传输信号TX被使能以将电荷传输给图1B的FD节点时，选择晶体管M4可以被关断以防止由于FD节点的电压改变而导致的像素输出电平的变化。然而，由于选择晶体管M4被关断，所以需要用于维持像素输出电平的独立方法。因此，为了维持像素输出电平，可以给每一列添加用于设置与单位像素11的第二源极跟随电路M3相似的输出电平的第一源极跟随电路。第一源极跟随电路可以使用反相单元选择信号SXB来作为输入电压，该反相单元选择信号SXB具有单元选择信号SX的反相时序。当单位像素11的第二源极跟随电路M3被关断时，第一源极跟随电路可以通过反相单元选择信号SXB来导通。当单位像素11的第二源极跟随电路M3被导通时，第一源极跟随电路可以通过反相单元选择信号SXB来关断。那么，像素输出电平可以被维持在与复位像素时的像素输出电平相似的电平。
[0054] 参见图2B，CMOS图像传感器(CIS)可以包括像素阵列10、行解码器20、像素偏置单元15、斜坡信号发生器30、比较单元40、计数单元50、存储器单元60、列读出电路70、控制单元80以及像素输出电平控制器件90。像素阵列10可以输出与入射光对应的像素信号。像素阵列10可以包括用于输出虚设像素输出信号VDUM的虚设像素单元10A。行解码器20可以在控制单元80(例如时序发生器)的控制下根据行线在像素阵列10中选择像素，并且可以控制选中的像素的操作。像素偏置单元15可以偏置从像素阵列10提供的像素信号。斜坡信号发生器30可以根据控制单元80的控制产生斜坡信号。像素输出电平控制器件90可以在传输信号TX被激活且单元选择信号SX被去激活的时段期间使用反相单元选择信号SXB和虚设像素输出信号VDUM来控制和维持像素输出电平。比较单元40可以比较经由像素偏置单元15和像素输出电平控制器件90而从像素阵列10输出的每一个像素信号的值与从斜坡信号发生器30施加的斜坡信号的值。计数单元50可以根据比较单元40的每一个输出信号对从控制单元
80施加的时钟进行计数。存储器单元60可以根据控制单元80的控制而储存从计数单元50提供的计数信息。控制单元80可以控制行解码器20、斜坡信号发生器30、计数单元50、存储器单元60以及列读出电路70的操作。列读出电路70可以根据控制单元80的控制依序将存储器单元60的数据输出为像素数据PXDATA。
[0055] 下文将更详细描述图2B的像素输出电平控制器件90的配置。因为其他组件以与图1A中相同的方式配置，所以在此将省略它们的详细描述。
[0056] 参见图2B，像素输出电平控制器件90可以包括像素输出电平控制单元91、像素输出电平保持单元92和信号传输单元93。像素输出电平控制单元91可以在传输信号TX被激活且单元选择信号SX被去激活的特定时段期间控制像素输出电平。信号传输单元93可以缓冲并传输虚设像素输出信号VDUM。像素输出电平保持单元92可以在传输信号TX被激活且单元选择信号SX被去激活的时段期间根据来自信号传输单元93的虚设像素输出信号VDUM和来自像素输出电平控制单元91的反相单元选择信号SXB来维持像素输出电平。
[0057] 由于像素输出电平控制单元91以与图2A相同方式来配置，所以在此省略其详细描述。
[0058] 通过经由正端子(+)接收虚设像素输出信号VDUM并通过经由负端子(-)接收来自信号传输单元93的输出信号，信号传输单元93可以包括运算放大器(OP)作为模拟缓冲器。因此，信号传输单元93可以缓冲从虚设像素的第二源极跟随电路M3输出的虚设像素输出信号VDUM，并将缓冲后的信号传输至像素输出电平保持单元92的第一源极跟随电路的漏极端子。
[0059] 像素输出电平保持单元92可以包括多个晶体管来作为多个第一源极跟随电路。所述多个第一源极跟随电路中的每一个安装在每一列处并且根据来自信号传输单元93的虚设像素输出信号VDUM和来自像素输出电平控制单元91的反相单元选择信号SXB来操作。此时，第一源极跟随电路可以用NMOS型晶体管来实施，该NMOS型晶体管具有被配置为接收来自信号传输单元93的虚设像素输出信号VDUM的漏极端子、被配置为接收来自像素输出电平控制单元91的反相单元选择信号SXB的栅极端子以及与列线耦接的源极端子。
[0060] 在本实施例中，当来自虚设像素的第二源极跟随电路M3的虚设像素输出信号VDUM经由模拟缓冲器被传输至所有列线时，像素输出电平可以被维持在与复位像素时的输出电平相同的电平。因此，像素信号的稳定时间可以最小化。
[0061] 更具体地，难以在每一个列线处布置NMOS型第一源极跟随电路，第一源极跟随电路具有与单位像素11的第二源极跟随电路M3相同的特性。因此，当单位像素11的第二源极跟随电路M3的输出电平根据反相单元选择信号SXB而被调整为与第一源极跟随电路的输出电平相同的电平时，像素信号的稳定时间可以最小化。为了减少稳定时间，可以添加其输入具有布置在像素阵列的虚设列线中的虚设像素的第二源极跟随电路M3的输出电平的模拟缓冲器，以将来自虚设像素的第二源极跟随电路M3的虚设像素输出信号VDUM传输至所有的列线。那么，在图1B中的选择晶体管M4被关断的同时，与虚设像素的第二源极跟随电路M3相同的输出电平可以得到维持。
[0062] 参见图2C，将描述读出时序。在传输信号TX被激活的同时，选择信号SX被去激活，使得图1B中的选择晶体管M4被关断，以防止像素输出电平的增加。另外，具有单元选择信号SX的反相时序的反相单元选择信号SXB和使用该反相单元选择信号SXB作为输入电压的NMOS型第一源极跟随电路可以被应用以甚至在选择晶体管M4被关断时也维持与复位像素时的输出电平相似或相同的像素输出电平。因此，像素信号的稳定时间可以显著减少。
[0063] 根据所述实施例，像素输出电平控制器件及CIS可以确保将从像素输出的像素信号传输至读出器件的输入端子所需的足够的时间，从而减少像素信号的稳定时间。
[0064] 另外，由于像素信号被稳定，所以像素输出电平控制器件及CIS可以确保防止列线间发生FPN，从而防止图像恶化。
[0065] 另外，在高密度CIS中对于一个行线读出时间可以确保额外的时序容限，这使得可以以高速操作CIS。
[0066] 尽管已经出于说明性目的描述了各实施例，但是对于本领域技术人员显然的，可以在不偏离由所附权利要求书限定的本发明的精神和范围的前提下做出各种改变和修改。
