超级结的沟槽填充方法

摘要

本发明公开了一种超级结的沟槽填充方法，包括如下步骤：步骤一、提供表面形成有第一导电类型外延层的半导体晶圆；步骤二、形成硬质掩模层，光刻刻蚀形成多个沟槽；步骤三、进行第一次外延生长形成第一层第二导电类型外延层填充沟槽并在边缘区域中的沟槽内的外延层完全合并后停止，停止后在中央区域的沟槽顶部中间区域形成V型开口；步骤四、以硬质掩模层为终止层对第一层第二导电类型外延层进行回刻；步骤五、进行第二次外延生长形成第二层第二导电类型外延层将中央区域的沟槽的V型开口完全填充。本发明能提高面内均匀性，减少缺陷产生并提高器件性能。

权利要求

1.一种超级结的沟槽填充方法，其特征在于，包括如下步骤：

步骤一、提供一半导体晶圆，在所述半导体晶圆表面形成有第一导电类型外延层；

步骤二、在所述第一导电类型外延层表面形成硬质掩模层，采用光刻定义出超级结的沟槽的形成区域，依次对所述沟槽的形成区域的所述硬质掩模层和所述第一导电类型外延层进行刻蚀形成多个所述沟槽，所述沟槽分布于所述半导体晶圆的中央区域并延伸分布到边缘区域；

步骤三、进行第一次外延生长在各所述沟槽中填充第一层第二导电类型外延层，所述第一次外延生长时，所述第一层第二导电类型外延层会在所述沟槽的侧面以及底部表面逐渐生长并在生长一定厚度后在所述沟槽的中间区域合并，所述第一层第二导电类型外延层还会延伸到所述沟槽外的所述硬质掩模层表面；利用所述边缘区域的外延生长速度大于所述中央区域的外延生长速度的特点，当所述边缘区域中的所述沟槽内的所述第一层第二导电类型外延层完全合并后停止所述第一次外延生长，所述中央区域的所述沟槽内的所述第一层第二导电类型外延层未完全合并而在对应的所述沟槽顶部中间区域形成V型开口；

步骤四、以所述硬质掩模层为终止层对所述第一层第二导电类型外延层进行回刻并将所述硬质掩模层表面上的所述第一层第二导电类型外延层去除；

步骤五、进行第二次外延生长从而在所述沟槽内的所述第一层第二导电类型外延层表面继续生长第二层第二导电类型外延层，所述第二层第二导电类型外延层将所述中央区域的所述沟槽的V型开口完全填充后停止所述第二次外延生长；所述第二层第二导电类型外延层还从所述沟槽顶部延伸到所述沟槽外的所述硬质掩模层表面，所述硬质掩模层的表面仅具有所述第二层第二导电类型外延层的结构使所述边缘区域和所述中央区域的所述硬质掩模层的表面的外延层厚度差减少，提高面内均匀性。

2.如权利要求1所述的超级结的沟槽填充方法，其特征在于：所述半导体晶圆为硅晶圆，所述第一导电类型外延层为硅外延层，所述第一层第二导电类型外延层为硅外延层，所述第二层第二导电类型外延层为硅外延层。

3.如权利要求2所述的超级结的沟槽填充方法，其特征在于：所述硬质掩模层为氮化硅层；或者，所述硬质掩模层为氧化硅和氮化硅的叠加层。

4.如权利要求1或2所述的超级结的沟槽填充方法，其特征在于：所述沟槽的侧面角度为90度+/-0.1度。

5.如权利要求1或2所述的超级结的沟槽填充方法，其特征在于：所述边缘区域包括从所述半导体晶圆的最外侧边缘向内延伸5毫米的范围内的区域。

6.如权利要求1或2所述的超级结的沟槽填充方法，其特征在于：步骤二中的光刻工艺定义的各所述沟槽的宽度相同，各所述沟槽之间的间距相同。

7.如权利要求1或2所述的超级结的沟槽填充方法，其特征在于：步骤四中的所述回刻工艺采用化学机械研磨工艺或者HCl刻蚀工艺。

8.如权利要求1或2所述的超级结的沟槽填充方法，其特征在于：步骤五之后还包括依次去除所述硬质掩模层的表面的所述第二层第二导电类型外延层以及所述硬质掩模层的步骤，由填充于所述沟槽中的所述第一层第二导电类型外延层和所述第二层第二导电类型外延层叠加形成第二导电类型柱，由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。

9.如权利要求1或2所述的超级结的沟槽填充方法，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。

说明书

超级结的沟槽填充方法

技术领域

[0001] 本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种超级结的沟槽填充方法。

背景技术

[0002] 超级结为由形成于半导体晶圆(wafer)中的交替排列的P型薄层和N型薄层组成，现有超级结的制造方法通常会采用到沟槽填充工艺方法，沟槽填充方法需要先在半导体晶圆如硅晶圆表面的外延层如N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延，并且要求填充区域具有完好的晶体结构，以便后续流程制作高性能的器件。

[0003] 随着工艺的发展，在超级结项目中，三代工艺在二代工艺的基础上，深沟槽即超级结的沟槽的侧面角度由原来的88.6度优化至完全垂直的90度，沟槽的关键尺寸如沟槽的宽度的面内变化范围也明显减小，器件性能因此得到显著提升。但另一方面，沟槽形貌的优化将在很大程度上增加了EPI filling的难度。

[0004] 由于受负载效应(loading effect)及外延工艺腔(EPI chamber)结构的影响，wafer边缘到EE5mm即边缘内5毫米范围内的沟槽填充速率快，中间位置较慢，从而导致边缘位置沟槽填满，而中间位置仍存在较深“V”型口，面内均一性不好。沟槽形貌优化后，该问题表现得更加明显，边缘与中间位置沟槽填充速率的差异更大。若单纯增加填充时间，可将中间位置沟槽填满，但边缘由于硅生长过厚会产生缺陷，而外延缺陷会直接影响器件性能。

发明内容

[0005] 本发明所要解决的技术问题是提供一种超级结的沟槽填充方法，能提高填充工艺的面内均匀性，减少缺陷产生并最后提高器件性能。

[0006] 为解决上述技术问题，本发明提供的超级结的沟槽填充方法包括如下步骤：

[0007] 步骤一、提供一半导体晶圆，在所述半导体晶圆表面形成有第一导电类型外延层。

[0008] 步骤二、在所述第一导电类型外延层表面形成硬质掩模层，采用光刻定义出超级结的沟槽的形成区域，依次对所述沟槽的形成区域的所述硬质掩模层和所述第一导电类型外延层进行刻蚀形成多个所述沟槽，所述沟槽分布于所述半导体晶圆的中央区域并延伸分布到边缘区域。

[0009] 步骤三、进行第一次外延生长在各所述沟槽中填充第一层第二导电类型外延层，所述第一次外延生长时，所述第一层第二导电类型外延层会在所述沟槽的侧面以及底部表面逐渐生长并在生长一定厚度后在所述沟槽的中间区域合并，所述第一层第二导电类型外延层还会延伸到所述沟槽外的所述硬质掩模层表面；利用所述边缘区域的外延生长速度大于所述中央区域的外延生长速度的特点，当所述边缘区域中的所述沟槽内的所述第一层第二导电类型外延层完全合并后停止所述第一次外延生长，所述中央区域的所述沟槽内的所述第一层第二导电类型外延层未完全合并而在对应的所述沟槽顶部中间区域形成V型开口。

[0010] 步骤四、以所述硬质掩模层为终止层对所述第一层第二导电类型外延层进行回刻并将所述硬质掩模层表面上的所述第一层第二导电类型外延层去除。

[0011] 步骤五、进行第二次外延生长从而在所述沟槽内的所述第一层第二导电类型外延层表面继续生长第二层第二导电类型外延层，所述第二层第二导电类型外延层将所述中央区域的所述沟槽的V型开口完全填充后停止所述第二次外延生长；所述第二层第二导电类型外延层还从所述沟槽顶部延伸到所述沟槽外的所述硬质掩模层表面，所述硬质掩模层的表面仅具有所述第二层第二导电类型外延层的结构使所述边缘区域和所述中央区域的所述硬质掩模层的表面的外延层厚度差减少，提高面内均匀性。

[0012] 进一步的改进是，所述半导体晶圆为硅晶圆，所述第一导电类型外延层为硅外延层，所述第一层第二导电类型外延层为硅外延层，所述第二层第二导电类型外延层为硅外延层。

[0013] 进一步的改进是，所述硬质掩模层为氮化硅层；或者，所述硬质掩模层为氧化硅和氮化硅的叠加层。

[0014] 进一步的改进是，所述沟槽的侧面角度为90度+/-0.1度。

[0015] 进一步的改进是，所述边缘区域包括从所述半导体晶圆的最外侧边缘向内延伸5毫米的范围内的区域。

[0016] 进一步的改进是，步骤二中的光刻工艺定义的各所述沟槽的宽度相同，各所述沟槽之间的间距相同。

[0017] 进一步的改进是，步骤四中的所述回刻工艺采用化学机械研磨工艺或者HCl刻蚀工艺。

[0018] 进一步的改进是，步骤五之后还包括依次去除所述硬质掩模层的表面的所述第二层第二导电类型外延层以及所述硬质掩模层的步骤，由填充于所述沟槽中的所述第一层第二导电类型外延层和所述第二层第二导电类型外延层叠加形成第二导电类型柱，由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。

[0019] 进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。

[0020] 本发明通过根据边缘区域的外延生长速率会大于中央区域的外延生长速率的特点，在外延工艺完全填充边缘区域的沟槽时，停止该外延填充即停止第一次外延生长，这样此时中央区域的沟槽未被完全填充而在顶部具有V型开口，在这样的条件下，通过回刻工艺将硬质掩模层表面的第一次外延生长的外延层即第一层第二导电类型外延层完全去除；之后，在硬质掩模层表面第一层第二导电类型外延层完全去除的条件下继续进行第二次外延生长，第二次外延生长形成的第二层第二导电类型外延层将中央区域的所述沟槽的V型开口完全填充硬质掩模层的表面仅具有第二次外延生长形成的第二层第二导电类型外延层，故和现有技术相比，本发明方法在沟槽填充后能使边缘区域和中央区域的硬质掩模层的表面的外延层厚度差减少，提高面内均匀性；另外，由于第二层第二导电类型外延层厚度仅需满足填充V型开口，故延伸到硬质掩模层表面的第二层第二导电类型外延层的本身的厚度就比较小，这会使得边缘区域的硬质掩模层的表面的外延层厚度也得到大大减少，能消除硬质掩模层的表面的外延层厚度较厚而产生的缺陷，同时由于还提高了填充工艺的面内均匀性，最后能达到理想的填充效果，从而能提高器件性能。

附图说明

[0021] 下面结合附图和具体实施方式对本发明作进一步详细的说明：

[0022] 图1A-图2B是现有超级结的沟槽填充方法各步骤中的器件结构示意图；

[0023] 图3是本发明实施例方法的流程图；

[0024] 图4A-图6B是本发明实施例方法各步骤中的器件结构示意图。

具体实施方式

[0025] 首先介绍一下现有方法所具有的问题，本发明实施例方法正是针对这些技术问题做了特定的改进，如图1A至图2B所示，是现有超级结的沟槽填充方法各步骤中的器件结构示意图；其中，图1A和图2A对应于中间区域的器件结构示意图，图1B和图2B对应于边缘区域的器件结构示意图，现有方法包括如下步骤：

[0026] 步骤一、如图1A和图1B所示，提供一半导体晶圆101，在所述半导体晶圆101表面形成有第一导电类型外延层102。

[0027] 步骤二、如图1A和图1B所示，在所述第一导电类型外延层102表面形成硬质掩模层103，采用光刻定义出超级结的沟槽的形成区域，依次对所述沟槽的形成区域的所述硬质掩模层103和所述第一导电类型外延层102进行刻蚀形成多个所述沟槽，所述沟槽分布于所述半导体晶圆101的中央区域并延伸分布到边缘区域。

[0028] 步骤三、如图1A和图1B所示，进行外延生长在各所述沟槽中填充第二导电类型外延层104。如图1B所示，边缘区域的沟槽已被第二导电类型外延层104完全填充，第二导电类型外延层104在填充沟槽时是从沟槽的侧面和底部表面生长，生长到一定厚度后第二导电类型外延层104会在沟槽的中间合并，如虚线圈202，在沟槽的顶部中间区域的第二导电类型外延层104也完全合并，所以第二导电类型外延层104将沟槽完全填充。图1A所示，中央区域的沟槽未被第二导电类型外延层104完全填充，所以在沟槽的顶部的中间区域会形成V型开口，如虚线圈201所示。

[0029] 由于图1A所示的中央区域的沟槽未被完全填充，故还需进行外延生长，且后续外延生长和图1A和图1B对应的外延生长是连续进行的，为了方便显示外延生长过程中的器件结构才将图1A和图1B单独显示。在图1A和图1B对应的状态之后的外延生长会对V型开口进行填充并最后将中央区域的沟槽完全填充，填充完成后的器件结构请参考图2A和图2B所示，虚线圈203所示区域显示中央区域的沟槽的顶部的外延层也已经完全合并，实现了中央区域的沟槽的完全填充。但是这时，边缘区域的外延层也会继续生长，这会造成边缘区域的外延层厚度过厚，如虚线圈204所示。而且，外延生长时，第二导电类型外延层104还会延伸到沟槽外的硬质掩模层103的表面，图2A中用标记104a表示延伸到硬质掩模层103表面的第二导电类型外延层，图2B中用标记104b表示延伸到硬质掩模层103表面的第二导电类型外延层。显然第二导电类型外延层104b和104a之间具有较大的厚度差，较厚的第二导电类型外延层104b容易在和沟槽顶部和硬质掩模层103相接触的位置处形成缺陷。由上可知，现有方法容易产生填充的面内均匀性问题，且容易产生边缘区域的延伸到硬质掩模层103表面的第二导电类型外延层104b厚度较大而容易形成缺陷的问题，这些都会影响器件的性能。

[0030] 如图3所示，是本发明实施例方法的流程图；如图4A至图6B所示，是本发明实施例方法各步骤中的器件结构示意图，其中，图4A、图5A和图6A对应于中间区域的器件结构示意图，图4B、图5B和图6B对应于边缘区域的器件结构示意图，本发明实施例超级结的沟槽填充方法包括如下步骤：

[0031] 步骤一、如图4A和图4B所示，提供一半导体晶圆1，在所述半导体晶圆1表面形成有第一导电类型外延层2。本发明实施例方法中，所述半导体晶圆1为硅晶圆，所述第一导电类型外延层2为硅外延层；后续形成的所述第一层第二导电类型外延层4为硅外延层，后续形成的所述第二层第二导电类型外延层5为硅外延层。

[0032] 步骤二、如图4A和图4B所示，在所述第一导电类型外延层2表面形成硬质掩模层3，采用光刻定义出超级结的沟槽的形成区域，依次对所述沟槽的形成区域的所述硬质掩模层3和所述第一导电类型外延层2进行刻蚀形成多个所述沟槽，所述沟槽分布于所述半导体晶圆1的中央区域并延伸分布到边缘区域。较佳为，所述硬质掩模层3为氮化硅层；或者，所述硬质掩模层3为氧化硅和氮化硅的叠加层。

[0033] 所述沟槽的侧面角度为90度+/-0.1度。所述边缘区域包括从所述半导体晶圆1的最外侧边缘向内延伸5毫米的范围内的区域。

[0034] 光刻工艺定义的各所述沟槽的宽度相同，各所述沟槽之间的间距相同。

[0035] 步骤三、如图4A和图4B所示，进行第一次外延生长在各所述沟槽中填充第一层第二导电类型外延层4，所述第一次外延生长时，所述第一层第二导电类型外延层4会在所述沟槽的侧面以及底部表面逐渐生长并在生长一定厚度后在所述沟槽的中间区域合并，所述第一层第二导电类型外延层4还会延伸到所述沟槽外的所述硬质掩模层3表面，延伸到所述沟槽外的所述硬质掩模层3表面的所述第一层第二导电类型外延层4如图4A中标记4a和图4B中标记4b所示；利用所述边缘区域的外延生长速度大于所述中央区域的外延生长速度的特点，当所述边缘区域中的所述沟槽内的所述第一层第二导电类型外延层4完全合并后停止所述第一次外延生长，所述中央区域的所述沟槽内的所述第一层第二导电类型外延层4未完全合并而在对应的所述沟槽顶部中间区域形成V型开口。所述边缘区域中的所述沟槽内的所述第一层第二导电类型外延层4完全合并的结构如图4B中的虚线圈302所示，V型开口如图4A中的虚线圈301所示。

[0036] 步骤四、如图5A和图5B所示，以所述硬质掩模层3为终止层对所述第一层第二导电类型外延层4进行回刻并将所述硬质掩模层3表面上的所述第一层第二导电类型外延层4去除。可知，图4A中标记4a和图4B中标记4b所示的所述第一层第二导电类型外延层都被去除。较佳为，所述回刻工艺采用化学机械研磨工艺或者HCl刻蚀工艺。

[0037] 步骤五、如图6A和图6B所示，进行第二次外延生长从而在所述沟槽内的所述第一层第二导电类型外延层4表面继续生长第二层第二导电类型外延层5，所述第二层第二导电类型外延层5将所述中央区域的所述沟槽的V型开口完全填充后停止所述第二次外延生长，V型开口完全填充的结构如图6A中的虚线圈303所示；所述第二层第二导电类型外延层5还从所述沟槽顶部延伸到所述沟槽外的所述硬质掩模层3表面，所述硬质掩模层3的表面仅具有所述第二层第二导电类型外延层5的结构使所述边缘区域和所述中央区域的所述硬质掩模层3的表面的外延层厚度差减少，提高面内均匀性。另外，由于第二层第二导电类型外延层5厚度仅需满足填充V型开口，故延伸到硬质掩模层3表面的第二层第二导电类型外延层5的本身的厚度就比较小，这会使得边缘区域的硬质掩模层5的表面的外延层厚度也得到大大减少，也即和图2B所示结构相比，本发明实施例中边缘区域的硬质掩模层5的表面的外延层厚度大大减小，故本发明实施例能消除硬质掩模层5的表面的外延层厚度较厚而产生的缺陷，同时由于还提高了填充工艺的面内均匀性，最后能达到理想的填充效果，从而能提高器件性能。

[0038] 步骤五之后还包括依次去除所述硬质掩模层3的表面的所述第二层第二导电类型外延层5以及所述硬质掩模层3的步骤，由填充于所述沟槽中的所述第一层第二导电类型外延层4和所述第二层第二导电类型外延层5叠加形成第二导电类型柱，由各所述沟槽之间的所述第一导电类型外延层2组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。

[0039] 本发明实施例方法中，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。

[0040] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。