瞬态电压抑制器及其制作方法

摘要

本发明提供一种瞬态电压抑制器及其制作方法。所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的P型外延层、形成于所述P型外延层中的P型隔离阱、形成于所述P型外延层表面的N型掺杂区域、及形成于所述N型掺杂区域表面的第一P型掺杂区域及第二P型掺杂区域，其中所述第一P型掺杂区域与所述第二P型掺杂区域位于所述N型掺杂区域的两端，所述第一P型掺杂区域与所述N型掺杂区域形成第一齐纳二极管，所述第二P型掺杂区域与所述N型掺杂区域形成第二齐纳二极管。所述瞬态电压抑制器具有器件面积小，工艺难度低，制造成本低、保护特性和可靠性较高的优点。

权利要求

1.一种瞬态电压抑制器的制作方法，其包括如下步骤：

提供P型衬底，在所述P型衬底制作P型外延层，在所述P型外延层表面形成氧化层；

利用第一光刻胶作为掩膜，采用干法刻蚀所述氧化层形成第一注入窗口，通过所述第一注入窗口进行P型离子注入形成P型隔离阱；

利用所述第一光刻胶作为掩膜，采用干法/湿法刻蚀所述氧化层形成多个第二注入窗口，通过所述多个第二注入窗口在所述P型外延层表面进行N型离子注入；

去除所述第一光刻胶，进行热退火形成N型掺杂区域；

在所述第一注入窗口、所述第二注入窗口及所述氧化层表面及侧面形成介质层；

干法刻蚀所述介质层从而形成介质侧墙，所述介质侧墙覆盖所述第一注入窗口、所述多个第二注入窗口中位于中间的第二注入窗口，所述介质侧墙还形成于所述多个第二注入窗口两端的第二注入窗口处的氧化层的侧面；及通过所述多个第二注入窗口两端的第二注入窗口进行P型离子注入形成第一P型掺杂区域与第二P型掺杂区域，干法刻蚀所述介质侧墙形成对应所述第一P型掺杂区域的第一开口及对应所述第二P型掺杂区域的第二开口；

其中，所述第一P型掺杂区域与所述N型掺杂区域形成第一齐纳二极管，所述第二P型掺杂区域与所述N型掺杂区域形成第二齐纳二极管，所述第一齐纳二极管与所述第二齐纳二极管共用所述N型掺杂区域使得所述第一齐纳二极管与所述第二齐纳二极管负极对接，进而所述瞬态电压抑制器具有双路双向保护功能。

2.如权利要求1所述的瞬态电压抑制器的制作方法，其特征在于：所述氧化层通过对所述P型外延层的表面进行热氧化而形成，所述氧化层的材料包括二氧化硅，所述介质层的材料包括氮化硅或氧化硅。

3.如权利要求1所述的瞬态电压抑制器的制作方法，其特征在于：干法刻蚀所述介质侧墙形成第一开口、第二开口的同时还形成对应所述P型隔离阱的第三开口；所述制作方法还包括以下步骤：在所述氧化层上形成正面金属层，使用第二光刻胶作为掩膜，干法刻蚀所述正面金属层形成第一电极及第二电极，所述第一电极与所述第二电极为所述瞬态电压抑制器的用于与外部器件电连接的外接电极，所述第一电极分别通过所述第一开口及所述第三开口与所述第一P型掺杂区域及所述P型隔离阱电连接，所述第二电极通过所述第二开口与所述第二P型掺杂区域电连接，去除所述第二光刻胶。

4.如权利要求1所述的瞬态电压抑制器的制作方法，其特征在于：所述制作方法还包括以下步骤：在所述P型衬底远离所述P型外延层的表面形成背面金属层。

5.如权利要求1所述的瞬态电压抑制器的制作方法，其特征在于：所述多个第二注入窗口中，位于中间的第二注入窗口的宽度小于位于两端的第二注入窗口。

说明书

瞬态电压抑制器及其制作方法

【技术领域】

[0001] 本发明涉及半导体芯片制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。【背景技术】

[0002] 瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。

[0003] 低电容瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。为了改善瞬态电压抑制器的反向特性，提高器件可靠性。通常采用保护环结构和金属场板结构。但是这两种结构引入的附加电容大，而且器件面积大，降低了器件性提高了器件制造成本。【发明内容】

[0004] 针对现有方法的不足，提出了一种低电容静电防护瞬态电压抑制器，提高了器件性能，降低了器件制造成本。

[0005] 一种瞬态电压抑制器，其包括P型衬底、形成于所述P型衬底上的P型外延层、形成于所述P型外延层中的P型隔离阱、形成于所述P型外延层表面的N型掺杂区域、形成于所述N型掺杂区域表面的第一P型掺杂区域及第二P型掺杂区域、形成于所述P型外延层及所述N型掺杂区域上的氧化层、及形成于所述氧化层上的第一电极与第二电极，其中所述第一P型掺杂区域与所述第二P型掺杂区域位于所述N型掺杂区域的两端，所述氧化层上形成有贯穿的第一开口与第二开口，所述第一开口正对所述第一P型掺杂区域，所述第二开口正对所述第二P型掺杂区域，所述第一电极与所述第二电极为所述瞬态电压抑制器的用于与外部器件电连接的外接电极，所述第一电极通过所述第一开口与所述第一P掺杂区域电连接，所述第二电极通过所述第二开口与所述第二P掺杂区域电连接，所述第一P型掺杂区域与所述N型掺杂区域形成第一齐纳二极管，所述第二P型掺杂区域与所述N型掺杂区域形成第二齐纳二极管，所述第一齐纳二极管与所述第二齐纳二极管共用所述N型掺杂区域使得所述第一齐纳二极管与所述第二齐纳二极管负极对接，进而所述瞬态电压抑制器具有双路双向保护功能。

[0006] 在一种实施方式中，所述氧化层为对所述P型外延层表面进行热氧化而形成。

[0007] 在一种实施方式中，所述P型隔离阱与所述N型掺杂区域间隔设置，所述P型隔离阱贯穿所述P型外延层并延伸至所述P型衬底与所述P型衬底接触，所述氧化层上形成有贯穿的第三开口，所述第一电极还通过所述第三开口与所述P型隔离阱电连接。

[0008] 在一种实施方式中，所述瞬态电压抑制器还包括形成于所述氧化层侧面邻近所述第一开口、所述第二开口及所述第三开口的介质侧墙，所述氧化层的材料包括氧化硅，所述介质侧墙的材料包括氮化硅或氧化硅。

[0009] 在一种实施方式中，所述瞬态电压抑制器还包括背面金属层，所述背面金属层形成于所述P型衬底远离所述P型外延层的表面。

[0010] 一种瞬态电压抑制器的制作方法，其包括如下步骤：

[0011] 提供P型衬底，在所述P型衬底制作P型外延层，在所述P型外延层表面形成氧化层；

[0012] 利用第一光刻胶作为掩膜，采用干法刻蚀所述氧化层形成第一注入窗口，通过所述第一注入窗口进行P型离子注入形成所述P型隔离阱；

[0013] 利用所述第一光刻胶作为掩膜，采用干法/湿法刻蚀所述氧化层形成多个第二注入窗口，通过所述多个第二注入窗口在所述P型外延层表面进行N型离子注入；

[0014] 去除所述第一光刻胶，进行热退火形成N型掺杂区域；

[0015] 在所述第一注入窗口、所述第二注入窗口及所述氧化层表面及侧面形成介质层；

[0016] 干法刻蚀所述介质层从而形成介质侧墙，所述介质侧墙覆盖所述第一注入窗口、所述多个第二注入窗口中位于中间的第二注入窗口，所述介质侧墙还形成于所述多个第二注入窗口两端的第二注入窗口处的氧化层的侧面；及

[0017] 通过所述多个第二注入窗口两端的第二注入窗口进行P型离子注入形成第一P型掺杂区域与第二P型掺杂区域，干法刻蚀所述介质侧墙形成对应所述第一P型掺杂区域的第一开口及对应所述第二P型掺杂区域的第二开口；

[0018] 其中，所述第一P型掺杂区域与所述N型掺杂区域形成第一齐纳二极管，所述第二P型掺杂区域与所述N型掺杂区域形成第二齐纳二极管，所述第一齐纳二极管与所述第二齐纳二极管共用所述N型掺杂区域使得所述第一齐纳二极管与所述第二齐纳二极管负极对接，进而所述瞬态电压抑制器具有双路双向保护功能。

[0019] 在一种实施方式中，所述氧化层通过对所述P型外延层的表面进行热氧化而形成，所述氧化层的材料包括二氧化硅，所述介质层的材料包括氮化硅或氧化硅。

[0020] 在一种实施方式中，干法刻蚀所述介质侧墙形成第一开口、第二开口的同时还形成对应所述P型隔离阱的第三开口；所述制作方法还包括以下步骤：在所述氧化层上形成正面金属层，使用第二光刻胶作为掩膜，干法刻蚀所述正面金属层形成第一电极及第二电极，所述第一电极与所述第二电极为所述瞬态电压抑制器的用于与外部器件电连接的外接电极，所述第一电极分别通过所述第一开口及所述第三开口与所述第一P掺杂区域及所述P型隔离阱电连接，所述第二电极通过所述第二开口与所述第二P掺杂区域电连接，去除所述第二光刻胶。

[0021] 在一种实施方式中，所述制作方法还包括以下步骤：在所述P型衬底远离所述P型外延层的表面形成背面金属层。

[0022] 在一种实施方式中，所述多个第二注入窗口中，位于中间的第二注入窗口的宽度小于位于两端的第二注入窗口。

[0023] 相较于现有技术，本发明提出了一种低电容静电防护瞬态电压抑制器及其制作方法，在传统瞬态电压抑制器基础上，通过工艺改进使两支齐纳二极管集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器能实现双路双向保护功能，器件的保护特性和可靠性都得到了提升。【附图说明】

[0024] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

[0025] 图1是本发明瞬态电压抑制器的结构示意图。

[0026] 图2是图1所示瞬态电压抑制器的等效电路示意图。

[0027] 图3是图1所示瞬态电压抑制器的制作方法的流程图。

[0028] 图4-图10是图3所示制作方法的各步骤的结构示意图。

[0029] 【主要元件符号说明】

[0030] 瞬态电压抑制器100；P型衬底101；P型外延层102；P型隔离阱103；N型掺杂区域104；第一P型掺杂区域105；第二P型掺杂区域106；N型掺杂区域104；氧化层107；第一电极
108；第二电极109；第一开口107a；第二开口107b；第三开口107c；介质侧墙107d；背面金属层110；第一齐纳二极管100a；第二齐纳二极管100b；介质层111；第一注入窗口112；第二注入窗口113a、113b、113c；步骤S1～S9
【具体实施方式】

[0031] 下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

[0032] 为解决现有技术瞬态电压抑制器面积大，工艺难度高，器件制造成本高等技术问题，本发明提供一种改进后的瞬态电压抑制器，请参阅图1及图2，图1是本发明瞬态电压抑制器100的结构示意图，图2是图1所示瞬态电压抑制器100的等效电路示意图。所述瞬态电压抑制器100包括P型衬底101、形成于所述P型衬底101上的P型外延层102、形成于所述P型外延层102中的P型隔离阱103、形成于所述P型外延层102表面的N型掺杂区域104、形成于所述N型掺杂区域104表面的第一P型掺杂区域105及第二P型掺杂区域106、形成于所述P型外延层102及所述N型掺杂区域104上的氧化层107、形成于所述氧化层107上的第一电极108与第二电极109、及形成于所述P型衬底101远离所述P型外延层102的表面上的背面金属层110。

[0033] 其中，所述第一P型掺杂区域105与所述第二P型掺杂区域106位于所述N型掺杂区域104的两端，所述氧化层107上形成有贯穿的第一开口107a与第二开口107b，所述第一开口107a正对所述第一P型掺杂区域105，所述第二开口107b正对所述第二P型掺杂区域106，所述第一电极108与所述第二电极109为所述瞬态电压抑制器100的用于与外部器件电连接的外接电极，所述第一电极108通过所述第一开口107a与所述第一P掺杂区域105电连接，所述第二电极109通过所述第二开口107b与所述第二P掺杂区域106电连接，所述第一P型掺杂区域105与所述N型掺杂区域104形成第一齐纳二极管100a，所述第二P型掺杂区域106与所述N型掺杂区域104形成第二齐纳二极管100b，所述第一齐纳二极管100a与所述第二齐纳二极管100b共用所述N型掺杂区域104使得所述第一齐纳二极管100a与所述第二齐纳二极管100b负极对接，进而所述瞬态电压抑制器100具有双路双向保护功能。

[0034] 进一步地，所述氧化层107为对所述P型外延层表面进行热氧化而形成。所述P型隔离阱103与所述N型掺杂区域104间隔设置，所述P型隔离阱103贯穿所述P型外延层102并延伸至所述P型衬底101与所述P型衬底101接触，所述氧化层107上形成有贯穿的第三开口107c，所述第一电极108还通过所述第三开口107c与所述P型隔离阱103电连接。

[0035] 本实施方式中，所述瞬态电压抑制器100还包括形成于所述氧化层107侧面邻近所述第一开口107a、所述第二开口107b及所述第三开口107c的介质侧墙107d，所述氧化层107的材料包括氧化硅，所述介质侧墙107d的材料包括氮化硅或氧化硅。

[0036] 请参阅图3-图10，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图10是图3所示制作方法的各步骤的结构示意图。所述瞬态电压抑制器100的制作方法包括以下步骤S1～S9。

[0037] 步骤S1，请参阅图4，提供P型衬底101，在所述P型衬底101上制作P型外延层102，在所述P型外延层102表面形成氧化层107。所述P型衬底101为P型硅片，在所述P型衬底101上进行外延生长形成所述P型外延层102。进一步地，所述氧化层107的材料可以为氧化层，如二氧化硅SiO2，具体地，本实施方式中，所述SiO2的氧化层107可以通过对所述P型外延层102的上表面进行热氧化而形成。

[0038] 步骤S2，请参阅图5，利用第一光刻胶作为掩膜，采用干法刻蚀所述氧化层107形成第一注入窗口112，通过所述第一注入窗口112进行P型离子注入形成所述P型隔离阱103。其中所述P型离子通过热扩散注入所述P型外延层102及所述P型衬底101中从而形成所述P型隔离阱103，可以理解，所述P型隔离阱103贯穿所述P型外延层102且延伸至所述P型衬底101中与所述P型衬底101接触。

[0039] 步骤S3，请参阅图6，利用所述第一光刻胶作为掩膜进行第二次光刻，采用干法刻蚀所述氧化层107形成多个第二注入窗口113a、113b及113c，通过所述多个第二注入窗口113a、113b及113c在所述P型外延层102表面进行N型离子注入。其中，所述多个第二注入窗口113a、113b及113c中，位于中间的第二注入窗口113b的宽度小于位于两端的第二注入窗口113a及113c。

[0040] 步骤S4，请参阅图7，去除所述第一光刻胶，进行热退火形成N型掺杂区域104。

[0041] 步骤S5，请参阅图8，在所述第一注入窗口112、所述第二注入窗口113b及所述氧化层107表面及侧面形成介质层111。所述介质层111的材料包括氮化硅或氧化硅。

[0042] 步骤S6，请参阅图9，干法刻蚀所述介质层111从而形成介质侧墙107d，所述介质侧墙107d覆盖所述第一注入窗口113a、所述多个第二注入窗口中位于中间的第二注入窗口113b，所述介质侧墙107d还形成于所述多个第二注入窗口113b两端的第二注入窗口113a及
113c处的氧化层107的侧面。

[0043] 步骤S7，请参阅图10，通过所述多个第二注入窗口两端的第二注入窗口113a、113b进行P型离子注入形成第一P型掺杂区域105与第二P型掺杂区域106，干法刻蚀所述介质侧墙107d形成对应所述第一P型掺杂区域105的第一开口107a、对应所述第二P型掺杂区域1076的第二开口107b及对应所述P型隔离阱103的第三开口107c。

[0044] 步骤S8，请参阅图10，在所述氧化层107上形成正面金属层，使用第二光刻胶作为掩膜，干法刻蚀所述正面金属层形成第一电极108及第二电极109，所述第一电极108与所述第二电极109为所述瞬态电压抑制器100的用于与外部器件电连接的外接电极，所述第一电极108分别通过所述第一开口107a所述第三开口107c与所述第一P掺杂区域105及所述P型隔离阱103电连接，所述第二电极109通过所述第二开口107b与所述第二P掺杂区域106电连接，去除所述第二光刻胶。

[0045] 步骤S9，请参阅图10，在所述P型衬底101远离所述P型外延层102的表面形成背面金属层110，从而完成所述瞬态电压抑制器100的制作。

[0046] 相较于现有技术，本发明提出了一种低电容静电防护瞬态电压抑制器100及其制作方法，在传统瞬态电压抑制器基础上，通过工艺改进使两支齐纳二极管100a、100b集成到一起，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器100能实现双路双向保护功能，器件的保护特性和可靠性都得到了提升。此外，本发明提出了瞬态电压抑制器100的制作方法掩膜数量较少，也进一步降低了制造成本。

[0047] 以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。