高电介质膜层结构及其应用与制备方法

摘要

本发明提供一种高电介质膜层结构及应用与制备方法，结构包括：迭层式介电结构，包括至少一层第一介电层及至少一层第二介电层，第二介电层的禁带宽度大于第一介电层的禁带宽度，单层第二介电层的厚度小于等于单层第一介电层的厚度，以及量子遂穿抑制层，设置于迭层式介电结构的表面上，或位于迭层式介电结构的第一介电层与第二介电层之间，量子隧穿抑制层的介电常数大于第一介电层的介电常数且大于第二介电层的介电常数。通过本发明的方案，高电介质膜层结构可以在电容介电层厚度不变的情况下，缩小等效氧化层的厚度，还可以在保持或缩小等效氧化层厚度的同时，有足够的物理厚度来限制量子隧穿效应的影响，防止漏电流增大从而导致器件失效。

权利要求

1.一种高电介质膜层结构，其特征在于，包括：

迭层式介电结构，包括至少一层第一介电层及至少一层第二介电层，所述第二介电层的禁带宽度大于所述第一介电层的禁带宽度，且单层所述第二介电层的厚度小于等于单层所述第一介电层的厚度；及量子遂穿抑制层，所述量子隧穿抑制层的介电常数大于所述第一介电层的介电常数且大于所述第二介电层的介电常数，所述第一介电层具有大于等于10的介电常数，所述第二介电层具有大于等于8的禁带宽度，所述高电介质膜层结构的厚度为4～10nm，所述量子遂穿抑制层的厚度为0.2～5nm，以在保持或缩小等效氧化层厚度的同时，提供足够物理厚度来限制量子遂穿效应，所述量子遂穿抑制层为二氧化钛层，所述量子遂穿抑制层贴附接触电容器结构的下极板，所述迭层式介电结构的最底层第一介电层贴附接触所述量子遂穿抑制层；

其中，所述量子隧穿抑制层及所述迭层式介电结构形成的过程中，在待处理的结构表面形成一层氢氧根离子层，接着，再通入所要形成的膜层中所含的氧化物对应的单质，作为先驱体与所述氢氧根离子层反应，从而形成所需要的氧化物膜层。

2.根据权利要求1所述的高电介质膜层结构，其特征在于，所述迭层式介电结构中掺杂有氮化硅及氮氧化硅中的至少一种。

3.根据权利要求1所述的高电介质膜层结构，其特征在于，所述高电介质膜层结构还包括漏电阻挡层，且所述迭层式介电结构的数量为至少两个，其中，所述漏电阻挡层位于所述迭层式介电结构之间。

4.根据权利要求3所述的高电介质膜层结构，其特征在于，所述漏电阻挡层的材质包括二氧化硅，且所述漏电阻挡层的厚度小于所述迭层式介电结构中单层所述第二介电层的厚度。

5.一种电容器结构，其特征在于，包括：

下极板，连接有下电极；

上极板，连接有上电极；以及

如权利要求1所述的高电介质膜层结构，位于所述上极板与所述下极板之间。

6.根据权利要求5所述的电容器结构，其特征在于，所述量子遂穿抑制层位于所述迭层式介电结构与所述下极板之间。

7.根据权利要求5所述的电容器结构，其特征在于，所述下极板至少有一个剖面为U型，所述高电介质膜层结构及所述上极板的相应剖面均为M型，构成双面电容器结构。

8.一种高电介质膜层结构的制备方法，其特征在于，所述高电介质膜层结构为由N层膜层构成的结构，其中，N为大于等于3的整数，所述制备方法包括：形成至少一层量子遂穿抑制层；

形成至少一个迭层式介电结构，且所述迭层式介电结构包括至少一层第一介电层及至少一层第二介电层，所述第二介电层的禁带宽度大于所述第一介电层的禁带宽度，且所述第二介电层的单位厚度小于等于所述第一介电层的单位厚度；

其中，所述量子隧穿抑制层的介电常数大于所述第一介电层的介电常数且大于所述第二介电层的介电常数，所述第一介电层具有大于等于10的介电常数，所述第二介电层具有大于等于8的禁带宽度，所述高电介质膜层结构的厚度为4～10nm，所述量子遂穿抑制层的厚度为0.2～5nm，以在保持或缩小等效氧化层厚度的同时，提供足够物理厚度来限制量子遂穿效应，所述量子遂穿抑制层为二氧化钛层，所述量子遂穿抑制层贴附接触电容器结构的下极板，所述迭层式介电结构的最底层第一介电层贴附接触所述量子遂穿抑制层；

其中，所述量子隧穿抑制层及所述迭层式介电结构形成的过程中，在待处理的结构表面形成一层氢氧根离子层，接着，再通入所要形成的膜层中所含的氧化物对应的单质，作为先驱体与所述氢氧根离子层反应，从而形成所需要的氧化物膜层。

9.根据权利要求8所述的高电介质膜层结构的制备方法，其特征在于，形成由N层膜层构成的所述高电介质膜层结构的过程中包括形成第二层膜层至第N层膜层的步骤，具体步骤包括：于所提供的第一层膜层的上表面形成一层氢氧根离子层，并使所述氢氧根离子层与所述第二层膜层所含的氧化物对应的单质进行反应，以形成所述第二层膜层；以及于所形成的第N-1层膜层的上表面形成一层氢氧根离子层，并使所述氢氧根离子层与第N层膜层所含的氧化物对应的单质进行反应，以形成第N层膜层。

10.根据权利要求9所述的高电介质膜层结构的制备方法，其特征在于，形成所述第二层膜层及第N层膜层的过程中，其制程气体选自于锆、硅、铝、铌、铪和钛所构成群组中的至少一种，制程压力为0.1～2托，制程温度为200～400℃。

11.根据权利要求9所述的高电介质膜层结构的制备方法，其特征在于，形成所述氢氧根离子层的方法包括：在反应炉中，以通入气体选自水蒸气和臭氧的其中之一，并进行加热的方式对待形成氢氧根离子层的结构进行处理，以在所述待形成氢氧根离子层的结构的上表面形成一层氢氧根离子层。

12.一种电容器结构的制备方法，其特征在于，包括如下步骤：

1)提供一下极板；

2)于所述下极板上表面形成一层氢氧根离子层，使所述氢氧根离子层与第一层膜层所含的氧化物对应的单质进行反应，以形成第一层膜层，其中，所述第一层膜层包括所述量子隧穿抑制层；

3)于所述第一层膜层表面按照如权利要求8所述的方法制备第二层至第N层膜层，以形成由N层膜层构成的高电介质膜层结构，其中，N为大于等于3的整数；以及

4)于步骤3)所得到的结构表面形成上极板。

说明书

高电介质膜层结构及其应用与制备方法

技术领域

[0001] 本发明属于半导体器件制造技术领域，特别是涉及一种高电介质膜层结构及其制备方法以及一种含有该高电介质膜层结构的电容器结构及其制备方法。

背景技术

[0002] 电容器是一种以静电场形式储存能量的无源电子元件。在最简单的形式，电容器包括两个导电极板，且两个导电板之间通过称之为电介质的绝缘材料隔离。电容器的电容与极板的表面面积成正比，与极板间的距离成反比。电容器的电容还取决于分离极板的物质的介电常数。电容的标准单位是法(farad，简称为F)，这是一个大单位，更常见的单位是-6 -12微法(microfarad，简称μF)和皮法(picofarac，简称PF)，其中，1μF＝10 F，1pF＝10 F。

[0003] 电容器可以制造于集成电路(IC)芯片上。在动态随机存取存储器(dynamic random access memory，简称DRAM)中，电容通常用于与晶体管连接。电容器有助于保持存储器的内容。由于其微小的物理尺寸，这些组件具有低电容。他们必须以每秒数千次的频率再充电，否则， DRAM将丢失数据。电容器的基本结构是三明治结构，包含下极板、高K介质及上极板。对于DRAM电容器，高K介质为关键因素。

[0004] 目前，随着动态随机存取存储器(DRAM)等半导体器件随着器件特征尺寸的不断缩小，氧化层厚度已接近量子隧穿效应(Quantum tunneling effect)的限制，造成漏电流随氧化物厚度减小呈指数增长。而高介电常数氧化物可以维持足够的驱动电流，且可以在保持相同等效氧化层厚度(equivalent oxide thickness，EOT)的情况下增加氧化层的实际物理厚度，有效抑制量子隧穿效应。现有技术中，有些材料具有较高的介电常数，但其禁带宽度较窄，具有高漏电的缺点，为了解决漏电问题，电容介电层的厚度就必须增加，如此一来，反而会牺牲部分的电容值；另一些材料介电常数较低，禁带宽度较宽，具有低漏电的优点，但过多材料层会导致有效的介电常数下降，因而限制其电荷储存量。

[0005] 因此，如何设计高K介质的膜层结构及其电容器，使得器件特征尺寸在维持驱动电流的条件下能够继续得以缩小，并防止漏电流增大已成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

[0006] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高电介质膜层结构及其应用与制备方法，用于解决现有技术中的电荷存储量小、漏电流高的问题。

[0007] 为实现上述目的及其他相关目的，本发明提供一种高电介质膜层结构，包括：

[0008] 迭层式介电结构，包括至少一层第一介电层及至少一层第二介电层，所述第二介电层的禁带宽度大于所述第一介电层的禁带宽度，且单层所述第二介电层的厚度小于等于单层所述第一介电层的厚度；及

[0009] 量子遂穿抑制层，设置于所述迭层式介电结构的表面上，或位于所述迭层式介电结构的所述第一介电层与所述第二介电层之间，所述量子隧穿抑制层的介电常数大于所述第一介电层的介电常数且大于所述第二介电层的介电常数。

[0010] 作为本发明的一种优选方案，所述量子遂穿抑制层为二氧化钛层。

[0011] 作为本发明的一种优选方案，所述第一介电层为二氧化锆层，所述第二介电层为三氧化二铝层。

[0012] 作为本发明的一种优选方案，所述迭层式介电结构选自于二氧化锆和三氧化二铝依次叠置的迭层式结构、二氧化锆和三氧化二铝和二氧化锆依次叠置的迭层式结构以及三氧化二铝和二氧化锆和三氧化二铝依次叠置的迭层式结构所构成的群组中的其中之一。

[0013] 作为本发明的一种优选方案，所述第一介电层具有大于等于10的介电常数，所述第二介电层具有大于等于8的禁带宽度。

[0014] 作为本发明的一种优选方案，所述迭层式介电结构中掺杂有氮化硅及氮氧化硅中的至少一种。

[0015] 作为本发明的一种优选方案，所述高电介质膜层结构的厚度为4～10nm。

[0016] 作为本发明的一种优选方案，所述高电介质膜层结构还包括漏电阻挡层，且所述迭层式介电结构的数量为至少两个，其中，所述漏电阻挡层位于所述迭层式介电结构之间。

[0017] 作为本发明的一种优选方案，所述漏电阻挡层的材质包括二氧化硅，且所述漏电阻挡层的厚度小于所述迭层式介电结构中单层所述第二介电层的厚度。

[0018] 本发明还提供一种电容器结构，包括：

[0019] 下极板，连接有下电极；

[0020] 上极板，连接有上电极；以及

[0021] 如上述任意一种方案所述的高电介质膜层结构，位于所述上极板与所述下极板之间。

[0022] 作为本发明的一种优选方案，所述量子遂穿抑制层位于所述迭层式介电结构与所述下极板之间。

[0023] 作为本发明的一种优选方案，所述迭层式介电结构的数量为4个，由二氧化锆和三氧化二铝依次叠置的迭层式介电结构构成，且4个所述迭层式介电结构自下而上依次叠置；所述量子遂穿抑制层的数量为2层，分别设置于所述下极板与底层的二氧化锆层之间，以及顶层的三氧化二铝层与所述上极板之间。

[0024] 作为本发明的一种优选方案，所述下极板至少有一个剖面为U型，所述高电介质膜层结构及所述上极板的相应剖面均为M型，构成双面电容器结构。

[0025] 本发明还提供一种高电介质膜层结构的制备方法，所述高电介质膜层结构为由N层膜层构成的结构，其中，N为大于等于3的整数，所述制备方法包括：

[0026] 形成至少一个迭层式介电结构，且所述迭层式介电结构包括至少一层第一介电层及至少一层第二介电层，所述第二介电层的禁带宽度大于所述第一介电层的禁带宽度，且所述第二介电层的单位厚度小于等于所述第一介电层的单位厚度；及

[0027] 形成至少一层量子遂穿抑制层，并且其形成于所述迭层式介电结构的表面上，或形成于所述迭层式介电结构的所述第一介电层与所述第二介电层之间，且所述量子隧穿抑制层的介电常数大于所述第一介电层的介电常数且大于所述第二介电层的介电常数。

[0028] 作为本发明的一种优选方案，所述量子遂穿抑制层为二氧化钛层，所述第一介电层为二氧化锆层，所述第二介电层为三氧化二铝层。

[0029] 作为本发明的一种优选方案，形成由N层膜层构成的所述高电介质膜层结构的过程中包括形成第二层膜层至第N层膜层的步骤，具体步骤包括：

[0030] 于所提供的第一层膜层的上表面形成一层氢氧根离子层，并使所述氢氧根离子层与所述第二层膜层所含的氧化物对应的单质进行反应，以形成所述第二层膜层；以及[0031] 于所形成的第N-1层膜层的上表面形成一层氢氧根离子层，并使所述氢氧根离子层与第 N层膜层所含的氧化物对应的单质进行反应，以形成第N层膜层。

[0032] 作为本发明的一种优选方案，形成所述第二层膜层及第N层膜层的过程中，其制程气体选自于锆(Zr)、硅(Si)、铝(Al)、铌(Nb)、铪(Hf)和钛(Ti)所构成群组中的至少一种，制程压力为0.1～2托，制程温度为200～400℃。

[0033] 作为本发明的一种优选方案，其特征在于，形成所述氢氧根离子层的方法包括：在反应炉中，以通入气体选自水蒸气和臭氧的其中之一，并进行加热的方式对待形成氢氧根离子层的结构进行处理，以在所述待形成氢氧根离子层的结构的上表面形成一层氢氧根离子层。

[0034] 本发明还提供一种电容器结构的制备方法，包括如下步骤：

[0035] 1)提供一下极板；

[0036] 2)于所述下极板上表面形成一层氢氧根离子层，使所述氢氧根离子层与第一层膜层所含的氧化物对应的单质进行反应，以形成第一层膜层；

[0037] 3)于所述第一层膜层表面按照如上述任意一种方案所述的方法制备第二层至第N层膜层，以形成由N层膜层构成的高电介质膜层结构，其中，N为大于等于3的整数；以及[0038] 4)于步骤3)所得到的结构表面形成上极板。

[0039] 如上所述，本发明的高电介质膜层结构及其应用与制备方法，具有以下有益效果：

[0040] 1)本发明的高电介质膜层结构可以在电容介电层厚度不变的情况下，缩小等效氧化层的厚度；

[0041] 2)本发明的高电介质膜层结构能够在保持或缩小等效氧化层厚度的同时，有足够的物理厚度来限制量子隧穿效应的影响，防止漏电流增大从而导致器件失效。

附图说明

[0042] 图1至图5显示为本发明实施例一提供的高电介质膜层结构的示意图。

[0043] 图6至图8显示为本发明实施例一提供的迭层式介电结构的示意图。

[0044] 图9至图11显示为本发明实施例一提供的具有漏电保护层的高电介质膜层结构示意图。

[0045] 图12至图16显示为本发明实施例二提供的电容器结构制备过程中各步骤的结构示意图。

[0046] 图17至图18显示为本发明实施例二提供的另外两种电容器结构的示意图。

[0047] 图19显示为各材料介电常数的比较图。

[0048] 图20显示为各材料介电常数与禁带宽度的关系示意图。

[0049] 元件标号说明

[0050] 1                  高电介质膜层结构

[0051] 11                 迭层式介电结构

[0052] 111                第一介电层

[0053] 112                第二介电层

[0054] 12                 量子遂穿抑制层

[0055] 13                 漏电阻挡层

[0056] 2                  电容器结构

[0057] 21                 下极板

[0058] 22                 上极板

[0059] 23                 下电极

[0060] 24                 上电极

[0061] 25                 绝缘层

具体实施方式

[0062] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0063] 请参阅图1至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

[0064] 实施例一

[0065] 本发明提供一种高电介质膜层结构，如图1～5所示，所述高电介质膜层结构1包括：

[0066] 迭层式介电结构11，所述迭层式介电结构包括至少一层第一介电层111及至少一层第二介电层112，所述第二介电层112的禁带宽度大于所述第一介电层111的禁带宽度，且单层所述第二介电层112的厚度小于等于单层所述第一介电层111的厚度；及

[0067] 量子遂穿抑制层12，设置于所述迭层式介电结构11的表面上，或位于所述迭层式介电结构11的所述第一介电层111与所述第二介电层112之间，所述量子隧穿抑制层12的介电常数大于所述第一介电层111的介电常数且大于所述第二介电层112的介电常数。

[0068] 具体的，在本发明中，K代表介电常数，高K代表介电常数大于3.9。另外，以所述迭层式介电结构11仅由一层第一介电层111以及一层第二介电层112构成为例，所述量子遂穿抑制层12可以位于所述迭层式介电结构11的下表面或上表面，此时，所述量子遂穿抑制层 12只与所述迭层式介电结构11中的一层相接触，即所述量子遂穿抑制层与第一介电层111 或第二介电层112相接触，如图1、图2所示，另外，所述量子遂穿抑制层12也可以位于所述迭层式介电结构11的各层之间，即所述量子遂穿抑制层12可以同时与第一介电层111及第二介电层112相接触，如图3所示，为与两类膜层均相接触的情况。

[0069] 更进一步，当所述迭层式介电结构11的数量为两个或多个时，所述量子遂穿抑制层12 可以位于各所述迭层式介电结构11之间，当然，也可以位于两个或多个所述迭层式介电结构 11共同构成的叠层结构的上表面或下表面，如图4所示，显示为多个迭层式介电结构11依次叠置，所述量子遂穿抑制层12位于其下表面的结构示意图。

[0070] 同时，所述量子遂穿抑制层12的数量也可以为两层或多层，如图5所示，显示为多层量子遂穿抑制层12以及多个迭层式介电结构11构成的高电介质膜层结构，其由一个迭层式介电结构11以及位于所述迭层式介电结构11下表面的一层量子遂穿抑制层12构成一个循环结构，两个或多个所述循环结构依次叠置，构成所述高电介质膜层结构。

[0071] 需要说明的是，在本发明的其他实施方式中，为了更有效的缩小等效氧化层的厚度，并在保持或缩小等效氧化层厚度的同时有足够的物理厚度来限制量子隧穿效应的影响，防止漏电流增大从而导致器件失效，所述迭层式介电结构11的数量可以依实际需求设置，如为3～100 个，在本实施例中，优选为4个，所述量子遂穿抑制层12的数量也可以为任意层，在本实施例中，优选为2层，当然，也可以为3～100层，在此不做具体限制。

[0072] 作为示例，所述量子遂穿抑制层12为二氧化钛层。

[0073] 当然，在其他实施例中，所述量子遂穿抑制层12还可以为二氧化铪(HfO2)层及二氧化铌(NbO2)层中的至少一种，所述量子遂穿抑制层12因其具有高的介电常数，一方面可以为电容结构提供足够的电容能力，另一方面，还可以缩小等效氧化层的厚度，从而在适应器件特征尺寸缩小的情况下减少器件漏电情况。

[0074] 作为示例，所述第一介电层111为二氧化锆层(ZrO2)，所述第二介电层112为三氧化二铝层(Al2O3)。

[0075] 作为示例，所述迭层式介电结构11选自二氧化锆和三氧化二铝依次叠置的迭层式结构，如图6所示，为ZA型结构；二氧化锆和三氧化二铝和二氧化锆依次叠置的迭层式结构，如图7所示，为ZAZ型结构；三氧化二铝和二氧化锆和三氧化二铝依次叠置的迭层式结构，如图8所示，为AZA型结构，中的任意一种，当然，在其他实施例中，也可以选自上述结构中的任意两种及以上的组合，其中，“任意两种及以上”是指任意两种的组合或者任意两种以上的组合。

[0076] 作为示例，所述第一介电层具有大于等于10的介电常数，所述第二介电层具有大于等于 8的禁带宽度。

[0077] 具体的，所述量子遂穿抑制层12包括但不限于二氧化钛(TiO2)层、二氧化铪(HfO2) 层、二氧化铌(NbO2)层，可以为实现所述量子遂穿抑制层12在本发明中的功能的任意量子遂穿抑制层。其中，当所述迭层式介电结构11选自二氧化锆/三氧化二铝结构时，所述量子遂穿抑制层12可以位于仅二氧化锆层表面，或仅位于三氧化二铝层表面，或位于二氧化锆层和三氧化二铝层之间；当所述迭层式介电结构11选自二氧化锆/三氧化二铝/二氧化锆结构时，所述量子遂穿抑制层12可以位于仅二氧化锆层表面，即上表面或下表面；也可以位于二氧化锆层和三氧化二铝层之间，此时，可以位于任意一个的二氧化锆/三氧化二铝界面之间，也可以具有在所有二氧化锆/三氧化二铝界面之间均设置所述量子遂穿抑制层12，其他示例类似，在此不一一列举。

[0078] 另外，所述第一介电层具有大于等于10的介电常数，所述第二介电层具有大于等于8的禁带宽度，且单层所述第二介电层的厚度小于等于单层所述第一介电层的厚度，在本实施例中，Al2O3相较于ZrO2其介电常数较低，禁带宽度较宽，具有低漏电的优点，但过多的Al2O3会导致有效的介电常数下降，因而限制其电荷储存量，ZrO2具有较高的介电常数，但其禁带宽度较窄，具有高漏电的缺点，为了解决漏电问题，电容介电层的厚度就必须增加，如此一来，反而会牺牲部分的电容值，基于二者的上述特性，进行本实施例中的第一介电层111及第二介电层112的设置，在电容器的漏电流及稳定性方面具有明显优势。

[0079] 作为示例，所述迭层式介电结构11中掺杂有氮化硅及氮氧化硅中的至少一种。

[0080] 具体的，所述迭层式介电结构11中还掺杂有氮化硅(SiN)及氮氧化硅(SiON)中的至少一种。其中，掺杂的氮化硅或氮氧化硅仅占据二氧化锆层或三氧化二铝层中的部分空位，并不构成完整的薄膜，本发明中，所述迭层式介电结构11中的氮化硅或氮氧化硅掺杂可以进一步减少所述高K介质循环单元中的漏电。

[0081] 作为示例，所述高电介质膜层结构1的厚度为4～10nm。

[0082] 具体的，所述高电介质膜层结构1的厚度优选为6～9nm，在本实施例中选择为8nm，另外，所述第一介电层111的厚度可以为1.5～10nm，本实施例中选择为4nm；所述第二介电层 112的厚度可以为0.1～5nm，本实施例中选择为2nm；所述量子遂穿抑制层12的厚度可以为 0.1～8nm，优选为0.2～5nm，本实施例中选择为2nm，依实际需求电容容量需求而定，在此不做具体限制，所述量子遂穿抑制层12旨在因其具有高的介电常数，一方面可以为电容结构提供足够的电容能力，另一方面，还可以缩小等效氧化层的厚度，从而在适应器件特征尺寸缩小的情况下减少器件漏电情况。

[0083] 作为示例，所述高电介质膜层结构1还包括漏电阻挡层13，且所述迭层式介电结构11 的数量为至少两个，其中，所述漏电阻挡层13位于所述迭层式介电结构11之间。

[0084] 作为示例，所述漏电阻挡层13的材质包括二氧化硅，且所述漏电阻挡层13的厚度小于所述迭层式介电结构11中单层所述第二介电层112的厚度。

[0085] 具体的，所述漏电流阻挡层13可为连续或非连续形态的原子层，优选采用热扩散的非连续原子层，所述漏电流阻挡层13的材质包括但不限于氧化硅，氧化硅具有较高的禁带宽度，可以有效地防止漏电，所述漏电流阻挡层的厚度范围是0.5～2.5nm。如图9～11所示，所述漏电阻挡层13位于所述迭层式介电结构11之间，包括所述迭层式介电结构11之间不存在量子遂穿抑制层12时的情况，如图9所示，还包括所述所述迭层式介电结构11之间形成有一层量子遂穿抑制层12的情况，此时，所述漏电阻挡层13位于所述迭层式介电结构11之间并且进一步位于所述量子遂穿抑制层12与位于其上层的迭层式介电结构11之间，或者位于所述量子遂穿抑制层12与位于其下层的迭层式介电结构11之间，当然，在其他实施例中，还存在多种可以实现该功能的方案，在此不做具体限制。

[0086] 本发明还提供一种高电介质膜层结构的制备方法，其中，所述制备方法为制备本发明所保护的高电介质膜层结构的方法，具体的，所述高电介质膜层结构为由N层膜层构成的结构，其中，N为大于等于3的整数，所述制备方法包括：

[0087] 形成至少一个迭层式介电结构11，且所述迭层式介电结构11包括至少一层第一介电层 111及至少一层第二介电层112，所述第二介电层112的禁带宽度大于所述第一介电层111的禁带宽度，且所述第二介电层112的单位厚度小于等于所述第一介电层111的单位厚度；及

[0088] 形成至少一层量子遂穿抑制层12，并且其形成于所述迭层式介电结构11的表面上，或形成于所述迭层式介电结构11的所述第一介电层111与所述第二介电层112之间，且所述量子隧穿抑制层12的介电常数大于所述第一介电层111的介电常数且大于所述第二介电层112 的介电常数。

[0089] 具体的，所述高电介质膜层结构1采用低压化学气相沉积(LPCVD)或者也可以是原子层沉积(ALD)(不限于单片式或批次式反应腔)方式形成。

[0090] 作为示例，所述量子遂穿抑制层12为二氧化钛层，所述第一介电层111为二氧化锆层，所述第二介电层112为三氧化二铝层。

[0091] 作为示例，形成由N层膜层构成的所述高电介质膜层结构的过程中包括形成第二层膜层至第N层膜层的步骤，具体步骤包括：

[0092] 于所提供的第一层膜层的上表面形成一层氢氧根离子层，并使所述氢氧根离子层与第二层膜层所含的氧化物对应的单质进行反应，以形成第二层膜层；以及

[0093] 于所形成的第N-1层膜层的上表面形成一层氢氧根离子层，并使所述氢氧根离子层与第 N层膜层所含的氧化物对应的单质进行反应，以形成第N层膜层。

[0094] 具体的，在本实施例中，所述第一层膜层可以直接提供，可以为三氧化二铝层、二氧化锆层或量子遂穿抑制层，如TiO2层。

[0095] 作为示例，形成所述第二层膜层及第N层膜层的过程中，其制程气体为Zr、Si、Al、Nb、 Hf或Ti中的至少一种，制程压力为0.1～2托(torr)，优选为0.1～1托，本实施例中选择为 0.5torr，制程温度为200～400℃，优选为250～350℃，本实施例中选择为300℃。

[0096] 作为示例，形成所述氢氧根离子层的方法包括：在反应炉中，以通入H2O或O3并进行加热的方式对待形成氢氧根离子层的结构进行处理，以在所述待形成氢氧根离子层的结构的上表面形成一层氢氧根离子层。

[0097] 具体的，将待形成氢氧根离子层的结构置于反应炉(如炉管)中，并向反应炉中通入H2O 或O3，对反应炉进行加热，从而在待处理的结构表面形成一层氢氧根离子层，接着，再通入所要形成的膜层中所含的氧化物对应的单质，作为先驱体与所述氢氧根离子层反应，从而形成所需要的氧化物膜层。

[0098] 实施例二

[0099] 本发明还提供一种电容器结构，所述电容器结构包括实施例一所述的高电介质膜层结构 1，如图16～18所示，包括：

[0100] 下极板21，连接有下电极23；

[0101] 上极板22，连接有上电极24；

[0102] 高电介质膜层结构1，位于所述上极板22与所述下极板21之间，其中，所述高电介质膜层结构1为如上述任意一项方案所述的高电介质膜层结构。

[0103] 需要说明的是，电容器电容的计算公式为：C＝KεoA/tox(其中，K：介电层的介电常数，εo：真空介电常数，A：介电层面积，tox：介电层厚度)，在不造成量子隧穿效应的情况下，可藉由减少介电层厚度或提升介电层介电常数来提高电容。另外，等效氧化层厚度(equivalent oxide thickness，EOT)为：在高介电常数介电层保持电容不变情况下，换算具有相同单位面积电容的SiO2介电层厚度，具体换算公式为：

[0104] C＝(Khigh kεoA)/(thigh k)＝3.9εoA/teq；

[0105] EOT＝teq＝(3.9thigh k)/(Khigh k)；

[0106] 这里，在thigh k厚度不变的情况下，由于高介电常数介电层的介电常数比SiO2大，则其 EOT小，可以使得器件特征尺寸在维持驱动电流的条件下继续得以缩小，本申请中，进一步采用所述量子遂穿抑制层12，如TiO2层，具有非常高的介电常数，TiO2的介电常数为80，还可以在同时能够保持或缩小等效氧化层厚度的情况下，可以提供足够的物理厚度来限制量子隧穿效应的影响，防止漏电流增大，进而防止器件失效，具体的，各材料的介电常数值等参数的比较如图19及图20所示，其中，Band Gap(eV)是指材料的禁带宽度，△Ec(eV)to Si 是指该材料与硅之间的导带能量差。

[0107] 作为示例，所述量子遂穿抑制层12位于所述迭层式介电结构11与所述下极板21之间。

[0108] 当然，在其他实施例中，所述量子遂穿抑制层12可以位于所述迭层式介电结构11与所述上极板22之间，或者所述量子遂穿抑制层12也可以位于各所述迭层式介电结构11之间，也可以位于所述迭层式介电结构11的各第一介电层及第二介电层之间，当然，也可以同时位于上述位置中的两个或者多个位置，在此不做具体限制。

[0109] 具体的，所述量子遂穿抑制层12位于所述迭层式介电结构11与上极板或者下极板之间，与上下极板相接触，从而进一步保证利用高电介质膜层结构获得更大的电荷存储容量，有利于降低漏电流，从而有利于动态随机存取存储器刷新频率的降低，并提高动态随机存取存储器的数据保存能力。

[0110] 作为示例，所述迭层式介电结构11的数量为4个，由二氧化锆和三氧化二铝依次叠置的迭层式介电结构构成，且4个所述迭层式介电结构11自下而上依次叠置；所述量子遂穿抑制层12的数量为2层，其中，所述量子遂穿抑制层12分别设置于所述下极板21与底层的二氧化锆层之间，以及顶层的三氧化二铝层与所述上极板22之间，如图16所示。

[0111] 作为示例，所述下极板21至少有一个剖面为U型，所述高电介质膜层结构及所述上极板22的相应剖面均为M型，构成双面电容器结构，如图18所示。

[0112] 具体的，所述高电介质膜层结构1同时形成于U型下极板21的内表面及外表面，所述上极板22形成于所述高电介质膜层结构1的外表面，构成双面电容器结构，相对于单面电容器结构，双面电容器结构可以实现更高的电容值。当然，在其它实施例中，所述电容器的结构也可以根据实际需要进行设计，此处不应过分限制本发明的保护范围。

[0113] 本发明还提供一种电容器结构的制备方法，如图12～17所示，其中，所述制备方法为制备本发明所保护的电容器结构的方法，包括如下步骤：

[0114] 1)提供一下极板21，如图12所示；

[0115] 2)于所述下极板上21表面形成一层氢氧根离子层，使所述氢氧根离子层与第一层膜层所含的氧化物对应的单质进行反应，以形成第一层膜层，如图13所示；

[0116] 3)于所述第一层膜层表面按照如上述实施例一种任意一项方案所述的高电介质膜层结构的制备方法制备第二层至第N层膜层，以形成由N层膜层构成的高电介质膜层结构，其中， N为大于等于3的整数，如图14～17所示；

[0117] 4)于步骤3)所得到的结构表面形成上极板22，如图16及图17所示。

[0118] 具体的，以所述迭层式介电结构11为二氧化锆/三氧化二铝叠层结构，所述量子遂穿抑制层12为TiO2层，且所述量子遂穿抑制层12位于所述下极板21与各所述迭层式介电结构之间和各所述迭层式介电结构与所述上极板22之间为例，详细叙述本实施例的电容器结构的制备方法，在电容器结构的制备中，先提供一下极板21，并于其表面形成一层氢氧根离子层，再使其与Ti发生化学吸附反应并生成TiO2层，作为上下极板之间的高电介质膜层结构的第一层，接着，按照实施例一中的制备方法，于所述TiO2层表面形成一层氢氧根离子层，并使其与Zr发生化学吸附反应并生成二氧化锆层，作为高电介质膜层结构的第二层，依次类推，继续生成三氧化二铝/二氧化锆/三氧化二铝膜层，直至完成第N层膜层的制备，最后，于所述高电介质膜层结构表面沉积上极板，完成电容器结构的制备。当然，在其他的实施例中，也可以形成不同的高电介质膜层结构，在此不做具体限制，其中，图17显示出了其中的一种示例。

[0119] 综上所述，本发明提供一种高电介质膜层结构及其应用与制备方法，所述高电介质膜层结构包括：迭层式介电结构，包括至少一层第一介电层及至少一层第二介电层，所述第二介电层的禁带宽度大于所述第一介电层的禁带宽度，且单层所述第二介电层的厚度小于等于单层所述第一介电层的厚度；及量子遂穿抑制层，设置于所述迭层式介电结构的一表面上，或位于所述迭层式介电结构的所述第一介电层与所述第二介电层之间，所述量子隧穿抑制层的介电常数大于所述第一介电层的介电常数且大于所述第二介电层的介电常数。通过本发明的方案，本发明的高电介质膜层结构可以在电容介电层厚度不变的情况下，缩小等效氧化层的厚度，且在保持或缩小等效氧化层厚度的同时，有足够的物理厚度来限制量子隧穿效应的影响，防止漏电流增大从而导致器件失效。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0120] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。