一种超结功率器件耐压层的制作方法

摘要

本发明公开了一种超结功率器件耐压层的制作方法，属于功率半导体技术领域。本发明通过多次光刻、刻蚀沟槽和外延填充分批次制作半导体柱以及通过多次半导体材料外延并在每一外延层进行上述分批次制作半导体柱，保证了在每一次光刻、沟槽刻蚀、外延填充时都能够保证刻蚀或者填充的沟槽之间具有大的间隔，进而避免了沟槽密度较大时由于存在刻蚀负载效应以及刻蚀气体的消耗而造成沟槽刻蚀速率慢和沟槽填充速率慢甚至无法填充的缺陷，同时，也避免了在半导体基片上制作高密度沟槽所引起的基片翘曲、变形甚至碎片的问题。本发明能够实现高性能的高压超结功率器件的制备，并广泛用于超结二极管、超结MOSFET、超结IGBT等超结器件的制作。

权利要求

1.一种超结功率器件耐压层的制作方法，其特征在于，包括以下步骤：步骤1：在第一掺杂类型半导体衬底上采用外延工艺形成第一掺杂类型半导体外延层；

步骤2：采用光刻和刻蚀工艺在所述第一掺杂类型半导体外延层中刻蚀形成若干个沟槽；

步骤3：在器件表面采用外延工艺使得第二掺杂类型单晶材料填充经步骤2制得的沟槽，形成第二掺杂类型半导体柱；

步骤4：对经步骤3处理得到器件表面进行化学机械平坦化，去除多余第二掺杂类型单晶材料；

步骤5：再次采用光刻和刻蚀工艺在若干沟槽之间的第一掺杂类型半导体外延层的中间位置刻蚀形成若干个沟槽；

步骤6：在器件表面再次采用外延工艺使得第二掺杂类型单晶材料填充经步骤5制得的沟槽，形成第二掺杂类型半导体柱；

步骤7：对经步骤6处理得到器件表面再次进行化学机械平坦化，去除多余第二掺杂类型单晶材料，即制得超结功率器件耐压层。

2.根据权利要求1所述的一种超结功率器件耐压层的制作方法，其特征在于，外延填充工艺中外延温度为800～1200℃，形成的所述第二掺杂类型半导体柱在第一掺杂类型半导体外延层中均匀分布。

3.根据权利要求1所述的一种超结功率器件耐压层的制作方法，其特征在于，在步骤7进行表面平坦化之后还包括：步骤A：重复步骤5～步骤7以实现多次光刻、多次沟槽刻蚀、多次外延填充以及多次表面平坦化处理。

4.根据权利要求1所述的一种超结功率器件耐压层的制作方法，其特征在于，在步骤7进行表面平坦化之后还包括：步骤B：在经步骤7得到的器件表面再次采用外延工艺形成第一掺杂类型半导体外延层，重复步骤2～步骤7直至达到目标厚度。

5.根据权利要求3所述的一种超结功率器件耐压层的制作方法，其特征在于，在重复步骤5～步骤7实现多次光刻、多次沟槽刻蚀、多次外延填充以及多次表面平坦化处理之后还包括：步骤B：在经步骤7得到的器件表面再次采用外延工艺形成第一掺杂类型半导体外延层，重复步骤2～步骤7直至达到目标厚度。

6.根据权利要求1所述的一种超结功率器件耐压层的制作方法，其特征在于，在步骤1中还包括在第一掺杂类型半导体衬底上制备与其掺杂类型相同的缓冲层，所述缓冲层的掺杂浓度介于第一掺杂类型半导体衬底与第一掺杂类型半导体外延层之间。

7.根据权利要求1所述的一种超结功率器件耐压层的制作方法，其特征在于，所述沟槽的宽度为1～6μm，所述沟槽的深度为10～45μm。

8.根据权利要求1至7任一项所述的一种超结功率器件耐压层的制作方法，其特征在于，所述步骤3和步骤6中形成的所述第二掺杂类型半导体柱的材料与所述第一掺杂类型半导体外延层的材料相同或者不同；所述材料为硅、碳化硅、锗硅、氮化镓、蓝宝石和金刚石中任意一种。

9.根据权利要求8所述的一种超结功率器件耐压层的制作方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。

10.根据权利要求8所述 的一种超结功率器件耐压层的制作方法，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型。

说明书

一种超结功率器件耐压层的制作方法

技术领域

[0001] 本发明属于功率半导体技术领域，具体涉及一种超结功率器件耐压层的制作方法。

背景技术

[0002] 近年来以超结二极管、超结MOSFET、超结IGBT等为代表的超结功率器件成为了一类重要的功率器件。超结功率器件的出现，打破了传统功率器件的关系，使得功率器件耐压层的掺杂浓度设计与整个器件的击穿电压变得相对独立。超结功率器件与传统功率器件耐压层的不同之处在于：纵向漂移区中耐压层采用P柱和N柱交替的形式，使得器件在承受耐压时，由于P柱和N柱电荷相互耗尽产生的电荷补偿效应，耐压层中的电场呈近似矩形分布，进而实现在获得高的单位耐压层厚度击穿电压的同时保持P柱和N柱的高掺杂浓度。对于超结功率器件的耐压层，单位耐压层厚度承受的击穿电压虽然较传统器件耐压层结构而言具有显著提高，但是为了获得高的器件耐压仍需要采用厚的耐压层结构；同时，对于超结功率器件的耐压层，为了获得高的器件击穿电压，需要P柱和N柱尽可能保持电荷平衡，并且保证P柱和N柱在器件击穿之前耗尽，因此，在垂直于P柱和N柱的方向P柱和N柱的掺杂剂量有一个最大值。对于硅材料而言，上述最大值通常为1×1012cm-2，而在这一最大掺杂剂量的约束下，为了获得低的正向导通电阻/压降，必须获得尽可能高的P柱和N柱掺杂浓度，这也就是要求P柱和N柱的宽度尽可能的窄。因此，为了优化高耐压超结功率器件的性能，要求制备具有高掺杂浓度、窄P柱宽度和窄N柱宽度的耐压层，并且具有厚的P柱和N柱耐压层厚度。

[0003] 目前，超结功率器件的耐压层的制作方法主要有以下三大类：

[0004] (1).单次外延加离子注入工艺：在衬底表面外延一定厚度和浓度的N型漂移区，光刻、通过离子注入P型杂质并退火形成P柱和N柱交替的超结结构耐压层，其中，P型杂质的离子注入可以通过单次或者多次离子注入完成。单次外延加离子注入工艺的优点是外延次数少，制作工艺简单，然而形成的P柱和N柱交替耐压层的深度浅，只适合低压超结器件的制作。如图1所示为通过单次外延加离子注入工艺制作的超结功率器件耐压层的结构示意图。

[0005] (2).多次外延加离子注入工艺：在衬底表面外延一定厚度和浓度的N型漂移区，光刻、通过离子注入P型杂质形成一部分P柱和N柱交替的耐压层；再次外延一定厚度和浓度的N型漂移区，并采用同一块光刻掩模板光刻、通过离子注入P型杂质再次形成另一部分P柱和N柱交替的耐压层；重复进行以上步骤直至所需厚度，然后进行高温退火即制得P柱和N柱交替的超结结构耐压层。这一制作工艺相比于上文提到的单次外延加离子注入工艺，多次外延加离子注入工艺的优点在于能够形成较厚的耐压层，实现较高的耐压。然而，对于多次外延加离子注入工艺，由于离子注入损伤造成的杂质扩散系数增加以及高的外延工艺温度，在进行多次外延时会使得在此之前已经形成的耐压层P柱区宽度由于杂质扩散增强而显著展宽，难以形成窄的P柱和窄的N柱区；并且，随着耐压的增加，由于单次外延加离子注入工艺形成的耐压层较薄，对于高压器件，需要增加外延次数以增加耐压层的厚度，P柱的扩展进一步加剧；此外，高温外延次数的增加会导致硅片的翘曲。如图2所示为通过多次外延加离子注入工艺制作的超结功率器件耐压层的结构示意图。

[0006] (3).深槽刻蚀加外延填充工艺：在衬底表面外延一定浓度和厚度的N型漂移区，在外延形成的N型漂移区中刻蚀出一定宽度和深度且具有一定间隔的沟槽，之后外延P型单晶硅填充沟槽，通过对硅片表面进行化学机械抛光平坦化去除多余的P型硅，经表面平坦化后获得P柱和N柱交替的超结耐压层。深槽刻蚀加外延填充工艺的优点在于：外延次数少并且外延厚度薄，耐压层中的P柱横向扩散也比较少，克服了上述方法(1)和(2)存在的问题。然而，对于刻蚀深度较深、深宽比较大且间隔较小(即高密度)的沟槽时，由于刻蚀气体的消耗以及刻蚀负载效应的存在，使得待刻蚀沟槽底部的刻蚀速率变的很慢甚至完全停止，导致无法实现窄间隔、大深度和高深宽比沟槽的刻蚀；同时在外延P型单晶硅填充沟槽时，由于外延气体的消耗和负载效应的存在，使得待填充沟槽底部的填充速率变的很慢甚至完全无法填充，这也会导致无法实现窄间隔、大深度和高深宽比沟槽的填充；此外，高密度深沟槽刻蚀及填充会因为硅片上大的沟槽密度产生硅片翘曲甚至碎片的现象。因此，现有深槽刻蚀加外延填充工艺难以制备得到具有较大厚度，窄的P柱和窄的N柱相交替的超结耐压层。如图3所示为通过深槽刻蚀加外延填充工艺制作的超结功率器件耐压层的结构示意图。

发明内容

[0007] 本发明所要解决的技术问题在于：提供一种制作具有高掺杂浓度、窄P柱和窄N柱相交替、和厚度较大的超结耐压层的方法。

[0008] 本发明解决其技术问题所采用的技术方案是：

[0009] 技术方案一：

[0010] 一种超结功率器件耐压层的制作方法，其特征在于，包括以下步骤：

[0011] 步骤1：在第一掺杂类型半导体衬底上采用外延工艺形成第一掺杂类型半导体外延层；

[0012] 步骤2：采用光刻和刻蚀工艺在所述第一掺杂类型半导体外延层中刻蚀形成若干个沟槽；

[0013] 步骤3：在器件表面采用外延工艺使得第二掺杂类型单晶材料填充经步骤2制得的沟槽，形成第二掺杂类型半导体柱；

[0014] 步骤4：对经步骤3处理得到器件表面进行化学机械平坦化，去除多余第二掺杂类型单晶材料；

[0015] 步骤5：再次采用光刻和刻蚀工艺在若干沟槽之间的第一掺杂类型半导体外延层的中间位置刻蚀形成若干个沟槽；

[0016] 步骤6：在器件表面再次采用外延工艺使得第二掺杂类型单晶材料填充经步骤5制得的沟槽，形成第二掺杂类型半导体柱；

[0017] 步骤7：对经步骤6处理得到器件表面再次进行化学机械平坦化，去除多余第二掺杂类型单晶材料，即制得超结功率器件耐压层。

[0018] 进一步的是，形成的所述第二掺杂类型半导体柱在第一掺杂类型半导体外延层中均匀分布。

[0019] 进一步的是，本发明中第一掺杂类型为N型，第二掺杂类型为P型。

[0020] 进一步的是，本发明中第一掺杂类型为P型，第二掺杂类型为N型。

[0021] 根据本发明实施例，当第一掺杂类型N型，第二掺杂类型为P型时，N型衬底的掺杂浓度为1019～1020个/cm3；N型外延层的掺杂浓度为1015～1016个/cm3；P型单晶材料的掺杂浓度为1015～1016个/cm3。

[0022] 根据本发明实施例，本发明中沟槽的宽度为1～6μm，沟槽的深度为10～45μm，作为优选实施方式，在采用光刻和刻蚀工艺形成沟槽的宽度或者深度相较前一光刻和刻蚀工艺形成沟槽的宽度和深度增加或者减小0.05～1μm。

[0023] 进一步的是，本发明中采用外延第二掺杂类型单晶材料填充沟槽时的外延温度为800～1200℃。

[0024] 进一步的是，本发明中在垂直于第二掺杂类型半导体柱方向，所述步骤6形成的第二掺杂类型半导体柱的掺杂浓度不大于所述步骤3形成的第二掺杂类型半导体柱的掺杂浓度。

[0025] 进一步的是，本发明中第一掺杂类型半导体衬底和第一掺杂类型半导体外延层之间还具有第一掺杂类型半导体缓冲层。

[0026] 进一步的是，所述第一掺杂类型半导体缓冲层的掺杂浓度介于第一掺杂类型半导体衬底的掺杂浓度和第一掺杂类型半导体外延层的掺杂浓度之间。

[0027] 进一步的是，所述步骤3和步骤6中形成的所述第二掺杂类型半导体柱的材料可以与所述第一掺杂类型半导体外延层的材料相同，也可以不同；当二者不同时，交替的P柱和N柱之间形成异质结；所述半导体材料可以是硅、碳化硅、锗硅、氮化镓、蓝宝石、金刚石等任何合适的材料。

[0028] 技术方案二：

[0029] 一种超结功率器件耐压层的制作方法，其特征在于，包括以下步骤：

[0030] 步骤1：在第一掺杂类型半导体衬底上采用外延工艺形成第一掺杂类型半导体外延层；

[0031] 步骤2：采用光刻和刻蚀工艺在所述第一掺杂类型半导体外延层中刻蚀形成若干个沟槽；

[0032] 步骤3：在器件表面采用外延工艺使得第二掺杂类型单晶材料填充经步骤2制得的沟槽，形成第二掺杂类型半导体柱；

[0033] 步骤4：对经步骤3处理得到器件表面进行化学机械平坦化，去除多余第二掺杂类型单晶材料；

[0034] 步骤5：再次采用光刻和刻蚀工艺在若干沟槽之间的第一掺杂类型半导体外延层的中间位置刻蚀形成若干个沟槽；

[0035] 步骤6：在器件表面再次采用外延工艺使得第二掺杂类型单晶材料填充经步骤5制得的沟槽，形成第二掺杂类型半导体柱；

[0036] 步骤7：对经步骤6处理得到器件表面再次进行化学机械平坦化，去除多余第二掺杂类型单晶材料；

[0037] 步骤8：重复步骤5～步骤7以实现多次光刻、多次沟槽刻蚀、多次外延填充和多次表面平坦化，即制得超结功率器件耐压层。

[0038] 进一步的是，形成的所述第二掺杂类型半导体柱在第一掺杂类型半导体外延层中均匀分布。进一步的是，本发明中第一掺杂类型为N型，第二掺杂类型为P型。

[0039] 进一步的是，本发明中第一掺杂类型为P型，第二掺杂类型为N型。

[0040] 根据本发明实施例，当第一掺杂类型N型，第二掺杂类型为P型时，N型衬底的掺杂浓度为1019～1020个/cm3；N型外延层的掺杂浓度为1015～1016个/cm3；P型单晶材料的掺杂浓度为1015～1016个/cm3。

[0041] 根据本发明实施例，本发明中沟槽的宽度为1～6μm，沟槽的深度为10～45μm，作为优选实施方式，在采用光刻和刻蚀工艺形成沟槽的宽度或者深度相较前一光刻和刻蚀工艺形成沟槽的宽度和深度增加或者减小0.05～1μm。

[0042] 进一步的是，本发明中采用外延第二掺杂类型单晶材料填充沟槽时的外延温度为800～1200℃。

[0043] 进一步的是，本发明中在垂直于第二掺杂类型半导体柱方向，所述步骤6形成的第二掺杂类型半导体柱的掺杂浓度不大于所述步骤3形成的第二掺杂类型半导体柱的掺杂浓度。

[0044] 进一步的是，本发明中第一掺杂类型半导体衬底和第一掺杂类型半导体外延层之间还具有第一掺杂类型半导体缓冲层。

[0045] 进一步地是，所述第一掺杂类型半导体缓冲层的掺杂浓度介于第一掺杂类型半导体衬底的掺杂浓度和第一掺杂类型半导体外延层的掺杂浓度之间。

[0046] 进一步的是，所述步骤3和步骤6中形成的所述第二掺杂类型半导体柱的材料可以与所述第一掺杂类型半导体外延层的材料相同，也可以不同；当二者不同时，交替的P柱和N柱之间形成异质结；所述半导体材料可以是硅、碳化硅、锗硅、氮化镓、蓝宝石、金刚石等任何合适的材料。

[0047] 技术方案三：

[0048] 一种超结功率器件耐压层的制作方法，其特征在于，包括以下步骤：

[0049] 步骤1：在第一掺杂类型半导体衬底上采用外延工艺形成第一掺杂类型半导体外延层；

[0050] 步骤2：采用光刻和刻蚀工艺在所述第一掺杂类型半导体外延层中刻蚀形成若干个沟槽；

[0051] 步骤3：在器件表面采用外延工艺使得第二掺杂类型单晶材料填充经步骤2制得的沟槽，形成第二掺杂类型半导体柱；

[0052] 步骤4：对经步骤3处理得到器件表面进行化学机械平坦化，去除多余第二掺杂类型单晶材料；

[0053] 步骤5：再次采用光刻和刻蚀工艺在若干沟槽之间的第一掺杂类型半导体外延层的中间位置刻蚀形成若干个沟槽；

[0054] 步骤6：在器件表面再次采用外延工艺使得第二掺杂类型单晶材料填充经步骤5制得的沟槽，形成第二掺杂类型半导体柱；

[0055] 步骤7：对经步骤6处理得到器件表面再次进行化学机械平坦化，去除多余第二掺杂类型单晶材料；

[0056] 步骤8：在经步骤7得到的器件表面再次采用外延工艺形成第一掺杂类型半导体外延层，重复步骤2～步骤7直至达到目标厚度，即制得超结功率器件耐压层。

[0057] 进一步的是，形成的所述第二掺杂类型半导体柱在第一掺杂类型半导体外延层中均匀分布。

[0058] 进一步的是，本发明中第一掺杂类型为N型，第二掺杂类型为P型。

[0059] 进一步的是，本发明中第一掺杂类型为P型，第二掺杂类型为N型。

[0060] 根据本发明实施例，当第一掺杂类型N型，第二掺杂类型为P型时，N型衬底的掺杂浓度为1019～1020个/cm3；N型外延层的掺杂浓度为1015～1016个/cm3；P型单晶材料的掺杂浓度为1015～1016个/cm3。

[0061] 根据本发明实施例，本发明中沟槽的宽度为1～6μm，沟槽的深度为10～45μm，作为优选实施方式，在采用光刻和刻蚀工艺形成沟槽的宽度或者深度相较前一光刻和刻蚀工艺形成沟槽的宽度和深度增加或者减小0.05～1μm。

[0062] 进一步的是，本发明中采用外延第二掺杂类型单晶材料填充沟槽时的外延温度为800～1200℃。

[0063] 进一步的是，本发明中各外延层中制得的第二掺杂类型半导体柱的掺杂浓度、宽度和深度可以相同，也可以不同。

[0064] 进一步的是，本发明中第一掺杂类型半导体衬底和第一掺杂类型半导体外延层之间还具有第一掺杂类型半导体缓冲层。

[0065] 进一步地是，所述第一掺杂类型半导体缓冲层的掺杂浓度介于第一掺杂类型半导体衬底的掺杂浓度和第一掺杂类型半导体外延层的掺杂浓度之间。

[0066] 进一步的是，所述步骤3和步骤6中形成的所述第二掺杂类型半导体柱的材料可以与所述第一掺杂类型半导体外延层的材料相同，也可以不同；当二者不同时，交替的P柱和N柱之间形成异质结；所述半导体材料可以是硅、碳化硅、锗硅、氮化镓、蓝宝石、金刚石等任何合适的材料。

[0067] 技术方案四：

[0068] 一种超结功率器件耐压层的制作方法，其特征在于，包括以下步骤：

[0069] 步骤1：在第一掺杂类型半导体衬底上采用外延工艺形成第一掺杂类型半导体外延层；

[0070] 步骤2：采用光刻和刻蚀工艺在所述第一掺杂类型半导体外延层中刻蚀形成若干个沟槽；

[0071] 步骤3：在器件表面采用外延工艺使得第二掺杂类型单晶材料填充经步骤2制得的沟槽，形成第二掺杂类型半导体柱；

[0072] 步骤4：对经步骤3处理得到器件表面进行化学机械平坦化，去除多余第二掺杂类型单晶材料；

[0073] 步骤5：再次采用光刻和刻蚀工艺在若干沟槽之间的第一掺杂类型半导体外延层的中间位置刻蚀形成若干个沟槽；

[0074] 步骤6：在器件表面再次采用外延工艺使得第二掺杂类型单晶材料填充经步骤5制得的沟槽，形成第二掺杂类型半导体柱；

[0075] 步骤7：对经步骤6处理得到器件表面再次进行化学机械平坦化，去除多余第二掺杂类型单晶材料；

[0076] 步骤8：重复步骤5～步骤7以实现多次光刻、多次沟槽刻蚀、多次外延填充和多次表面平坦化；

[0077] 步骤9：在经步骤8得到的器件表面再次采用外延工艺形成第一掺杂类型半导体外延层，重复步骤2～步骤7或者步骤2～步骤8直至达到目标厚度，即制得超结功率器件耐压层。

[0078] 进一步的是，所述第二掺杂类型半导体柱在第一掺杂类型半导体外延层中均匀分布。

[0079] 进一步的是，本发明中第一掺杂类型为N型，第二掺杂类型为P型。

[0080] 进一步的是，本发明中第一掺杂类型为P型，第二掺杂类型为N型。

[0081] 根据本发明实施例，当第一掺杂类型N型，第二掺杂类型为P型时，N型衬底的掺杂浓度为1019～1020个/cm3；N型外延层的掺杂浓度为1015～1016个/cm3；P型单晶材料的掺杂浓度为1015～1016个/cm3。

[0082] 根据本发明实施例，本发明中沟槽的宽度为1～6μm，沟槽的深度为10～45μm，作为优选实施方式，在采用光刻和刻蚀工艺形成沟槽的宽度或者深度相较前一光刻和刻蚀工艺形成沟槽的宽度和深度增加或者减小0.05～1μm。

[0083] 进一步的是，本发明中采用外延第二掺杂类型多晶硅填充沟槽时的外延温度为800～1200℃。

[0084] 进一步的是，本发明中各外延层中制得的第二掺杂类型半导体柱的掺杂浓度、宽度和深度可以相同，也可以不同。

[0085] 进一步的是，本发明中第一掺杂类型半导体衬底和第一掺杂类型半导体外延层之间还具有第一掺杂类型半导体缓冲层。

[0086] 进一步地是，所述第一掺杂类型半导体缓冲层的掺杂浓度介于第一掺杂类型半导体衬底的掺杂浓度和第一掺杂类型半导体外延层的掺杂浓度之间。

[0087] 进一步的是，所述步骤3和步骤6中形成的所述第二掺杂类型半导体柱的材料可以与所述第一掺杂类型半导体外延层的材料相同，也可以不同；当二者不同时，交替的P柱和N柱之间形成异质结；所述半导体材料可以是硅、碳化硅、锗硅、氮化镓、蓝宝石、金刚石等任何合适的材料。

[0088] 本发明的有益效果是：

[0089] 本发明在外延层上通过多次光刻、沟槽刻蚀、外延填充以及表面平坦化工序制备P柱和N柱相互交替的超结耐压层，本发明相比传统深槽刻蚀加外延填充工艺而言，通过分批次光刻、刻蚀沟槽和外延填充形成半导体柱，在每一次光刻、沟槽刻蚀、外延填充时都能够保证刻蚀或者填充的沟槽之间具有大的间隔，进而避免了沟槽密度较大时由于存在刻蚀负载效应以及刻蚀气体的消耗而造成沟槽刻蚀速率慢和沟槽填充速率慢甚至无法填充的缺陷，可制备和填充窄的高深宽比的沟槽，同时，也避免了在半导体基片上制作高密度沟槽所引起的基片翘曲、变形甚至碎片的问题。进一步地，本发明还提出了一种通过多次半导体材料外延，并在每一外延层上进行上述所言的多次光刻、沟槽刻蚀、外延填充以及表面平坦化工序制备P柱和N柱相互交替的超结耐压层，这一技术手段的实施，能够进一步减小单次刻蚀沟槽的深度，进而在沟槽深宽比一定的情况下，进一步减少P柱和N柱的宽度，得到窄半导体柱，进而获得更厚的耐压层以及更高的半导体柱浓度；另外，本发明外延填充工艺，可外延单晶硅的厚度薄，并且外延温度低，因而使得P柱和N柱的宽度变化小。本发明能够实现高性能的高压超结功率器件的制备，并广泛用于超结二极管、超结MOSFET、超结IGBT等超结器件的制作。

附图说明

[0090] 图1为通过传统的单次外延加离子注入工艺制作的超结功率器件耐压层的结构示意图；

[0091] 图2为通过传统的多次外延加离子注入工艺制作的超结功率器件耐压层的结构示意图；

[0092] 图3为通过传统的深槽刻蚀加外延填充工艺制作的超结功率器件耐压层的结构示意图；

[0093] 图4为基于本发明制作工艺制得的一种超结功率器件耐压层的结构示意图；

[0094] 图5为本发明实施例1所提供一种超结功率器件耐压层的制作方法的结构示意图；

[0095] 图6为本发明实施例2所提供一种超结功率器件耐压层的制作方法的结构示意图；

[0096] 图中：1为N型半导体衬底，2为第一N型半导体外延层，3为第一P型半导体柱，4为第二P型半导体柱，5为第二N型半导体外延层，6为第三P型半导体柱，7为第四P型半导体柱。

具体实施方式

[0097] 下面结合具体实施例和说明书附图对本发明的原理和特性作进一步的说明，本发明具体实施例只用于解释本发明，并非用于限制本发明的范围。

[0098] 实施例1：

[0099] 本发明提出的一种制作600V功率器件的超结耐压层的方法，形成超结耐压层如图4所示，具体包括以下步骤：

[0100] 步骤1：选取N型单晶硅片作为N型半导体衬底1，所述N型半导体衬底1的掺杂浓度为1×1019～5×1019个/cm3，然后在所述N型半导体衬底1上通过外延工艺形成掺杂浓度为2×1015～4×1015个/cm3、厚度为40～45μm的N型硅材料作为第一N型半导体外延层2，如图5(a)所示；

[0101] 步骤2：采用干法刻蚀工艺在第一N型半导体外延层2中每间隔3～9μm刻蚀一个宽度为1～3μm，深度为30～35μm的四方体沟槽；

[0102] 步骤3：在器件表面外延掺杂浓度为3×1015～6×1015个/cm3的P型单晶硅，外延温度为800～1000℃，外延厚度为1～2μm，使得P型单晶硅充满沟槽，形成第一P型半导体柱3；

[0103] 步骤4：化学机械平坦化半导体材料表面，去除表面多余的P型单晶硅，如图5(b)所示；

[0104] 步骤5：再次采用干法刻蚀工艺在各个第一P型半导体柱3之间第一N型半导体外延层2的中间位置分别刻蚀得到宽度为1～3μm，深度为30～35μm的四方体沟槽，所形成沟槽与两侧第一P型半导体柱3的距离相等；

[0105] 步骤6：在器件表面再次外延掺杂浓度为3×1015～6×1015个/cm3的P型单晶硅，外延温度为800～1000℃，外延厚度为1～2μm，使得P型单晶硅充满沟槽，形成第二P型半导体柱4；本实施例中第一P型半导体柱3和第二P型半导体柱4在第一N型半导体外延层2中均匀分布；

[0106] 步骤7：再次对半导体材料表面进行化学机械平坦化，去除表面多余的P型单晶硅；即制备得600V功率器件的超结耐压层，如图5(c)所示。

[0107] 进一步地，考虑到在步骤6中由于较高外延温度下第一P型半导体柱3和N型半导体外延层2中的杂质相互扩散，进而导致第一P型半导体柱3的宽度和深度会发生变化，因此，根据步骤6中第一P型半导体柱3的宽度和深度变化，在步骤5中刻蚀形成沟槽时，沟槽的宽度和深度比所述第二步中形成的沟槽宽度和深度相应的展宽或收窄0.05～1μm；本实施例中，步骤5形成沟槽的宽度和深度不小于步骤2形成沟槽的宽度和深度，作为优选实施方式，此步骤形成的沟槽可相较第2步形成的沟槽宽0.05～0.3μm，深0.05～0.3μm。

[0108] 进一步地，本实施例制作功率器件超结耐压层是采用两次光刻、两次沟槽刻蚀、两次外延填充以及两次表面平坦化为例进行说明，本发明同样可以进行多次光刻、多次沟槽刻蚀、多次外延填充以及多次表面平坦化，并通过版图对沟槽间距等结构参数进行合理设计，进而获得满足要求的窄P柱和窄N柱，增加耐压层中的P柱和N柱密度。

[0109] 进一步地，本发明半导体衬底的掺杂类型也可以是P型，不局限于本实施例的N型，进而能够分别形成多子器件(如超结MOSFET)和双极器件(如超结IGBT)。

[0110] 实施例2：

[0111] 本发明提出的一种制作1200V功率器件的超结耐压层的方法，具体包括以下步骤：

[0112] 步骤1：选取N型单晶硅片作为N型半导体衬底1，所述N型半导体衬底1的掺杂浓度为1×1019～5×1019个/cm3，然后在所述N型半导体衬底1上通过外延工艺形成掺杂浓度为2×1015～4×1015个/cm3、厚度为40～45μm的N型硅材料作为第一N型半导体外延层2，如图6(a)所示；

[0113] 步骤2：采用干法刻蚀工艺在第一N型半导体外延层2中每间隔3～9μm刻蚀一个宽度为1～3μm，深度为30～35μm的四方体沟槽；

[0114] 步骤3：在器件表面外延掺杂浓度为3×1015～6×1015个/cm3的P型单晶硅，外延温度为800～1000℃，外延厚度为1～2μm，使得P型单晶硅充满沟槽，形成第一P型半导体柱3；

[0115] 步骤4：化学机械平坦化半导体材料表面，去除表面多余的P型单晶硅，如图6(b)所示；

[0116] 步骤5：再次采用干法刻蚀工艺在各个第一P型半导体柱3之间第一N型半导体外延层2的中间位置分别刻蚀得到宽度为1～3μm，深度为30～35μm的四方体沟槽，所形成沟槽与两侧第一P型半导体柱3的距离相等；

[0117] 步骤6：在器件表面再次外延掺杂浓度为3×1015～6×1015个/cm3的P型单晶硅，外延温度为800～1000℃，外延厚度为1～2μm，使得P型单晶硅充满沟槽，形成第二P型半导体柱4；本实施例中第一P型半导体柱3和第二P型半导体柱4在第一N型半导体外延层2中均匀分布；

[0118] 步骤7：再次对半导体材料表面进行化学机械平坦化，去除表面多余的P型单晶硅，如图6(c)所示；

[0119] 步骤8：在经步骤7处理得到的器件表面再次通过外延工艺形成掺杂浓度为2×1015～4×1015个/cm3、厚度为30～35μm的N型硅材料层作为第一N型半导体外延层2，如图6(d)所示；

[0120] 步骤9：再采用干法刻蚀工艺在第一N型半导体外延层2中每间隔3～9μm刻蚀一个宽度为1～3μm，深度为30～35μm的四方体沟槽；

[0121] 步骤10：再次在器件表面外延掺杂浓度为3×1015～6×1015个/cm3的P型单晶硅，外延温度为800～900℃，使得P型单晶硅充满沟槽，形成第三P型半导体柱6；

[0122] 步骤11：再次化学机械平坦化半导体材料表面，去除表面多余的P型单晶硅，如图6(e)所示；

[0123] 步骤12：再次采用干法刻蚀工艺在各个第三P型半导体柱6之间第二N型半导体外延层5的中间位置分别刻蚀得到宽度为1～3μm，深度为30～35μm的沟槽，所形成沟槽与两侧第一P型半导体柱3的距离相等，本步骤形成的沟槽贯穿第二N型半导体外延层5且与第一P型半导体柱3或者第二半导体柱4相接触；

[0124] 步骤13：在器件表面再次外延掺杂浓度为3×1015～6×1015个/cm3的P型单晶硅，外延温度为800～900℃，使得P型单晶硅充满沟槽，形成第四P型半导体柱7；形成的第三P型半导体柱6和第四P型半导体柱7在第二N型半导体外延层5中均匀分布；

[0125] 步骤14：再次对半导体材料表面进行化学机械平坦化，去除表面多余的P型单晶硅；即制备得1200V功率器件的超结耐压层，如图6(f)所示。

[0126] 进一步地，考虑到在步骤6、步骤8、步骤10和步骤13中由于较高的外延温度下P型半导体柱3、4、6、7和N型半导体外延层2、5中的杂质相互扩散，进而导致P型半导体柱3、4、6、7的宽度和深度会发生变化，因此，根据工艺过程中P型半导体柱宽度和深度的变化，在步骤
5、步骤9、步骤12刻蚀形成沟槽的宽度和深度依次比之前一采用光刻和刻蚀工艺的步骤形成沟槽的宽度和深度相应增加或者减小0.05～1μm；同时在步骤6、步骤10和步骤13外延形成P型半导体柱时，在垂直于P柱方向应保持该步骤P型半导体柱的掺杂剂量依次小于或等于前一采用外延工艺的步骤形成P型半导体柱的掺杂剂量。

[0127] 进一步地，本实施例制作功率器件超结耐压层是采用两次光刻、两次沟槽刻蚀、两次外延填充以及两次表面平坦化为例进行说明，本发明同样可以进行多次光刻、多次沟槽刻蚀、多次外延填充以及多次表面平坦化，并通过版图对沟槽间距等结构参数进行合理设计，进而获得满足要求的窄P柱和窄N柱，增加耐压层中的P柱和N柱密度。

[0128] 进一步地，本发明半导体衬底的掺杂类型也可以是P型，不局限于本实施例的N型，进而能够分别形成多子器件(如超结MOSFET)和双极器件(如超结IGBT)。

[0129] 实施例3：

[0130] 本实施例使得实施例2中步骤9至步骤14形成顶层外延层中P型半导体柱的方向与底层外延层中P型半导体柱的方向相垂直，本实施例相比实施例2降低了工艺对准的难度，并且改善了器件的性能。

[0131] 以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。